B.6.2. Tag RAM

Table B.7 shows the Tag RAM signal timing parameters.

Table B.7. Tag RAM

Port nameI/O typeMaximum constraint
TAGADDR[12:0]Output70%
TAGCS[15:0]Output70%
TAGEN[20:0]Output70%
TAGLENOutput70%
TAGERR[7:0]Input70%
TAGPRD[7:0]Input70%
TAGPWDOutput60%
TAGRD0[20:0]Input70%
TAGLRD[15:0]Input70%
TAGLWDOutput70%
TAGRD1[20:0]Input70%
TAGRD2[20:0]Input70%
TAGRD3[20:0]Input70%
TAGRD4[20:0]Input70%
TAGRD5[20:0]Input70%
TAGRD6[20:0]Input70%
TAGRD7[20:0]Input70%
TAGRD8[20:0]Input70%
TAGRD9[20:0]Input70%
TAGRD10[20:0]Input70%
TAGRD11[20:0]Input70%
TAGRD12[20:0]Input70%
TAGRD13[20:0]Input70%
TAGRD14[20:0]Input70%
TAGRD15[20:0]Input70%
TAGWD[19:0]Output60%
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