Cortex™-M3 テクニカルリファレンス マニュアル

List of Tables

2.1. APSRのビット割り当て

2.2. IPSRのビット割り当て

2.3. EPSRのビットの機能

2.4. Cortex-M3の16ビット命令の概要

2.5. Cortex-M3の32ビット命令の概要

3.1. NVICレジスタ

3.2. コアデバッグ レジスタ

3.3. フラッシュパッチ レジスタの概要

3.4. DWTレジスタの概要

3.5. ITMレジスタの概要

3.6. AHB-APレジスタの概要

3.7. デバッグインタフェースポート レジスタの概要

3.8. MPUレジスタ

3.9. TPIUレジスタ

3.10. ETMレジスタ

4.1. メモリインタフェース

4.2. メモリ領域のアクセス許可

4.3. ROMテーブル

5.1. 例外のタイプ

5.2. 優先度に応じた例外の動作

5.3. 優先度のグループ化

5.4. 例外の開始手順

5.5. 例外の退出手順

5.6. 例外からの復帰動作

5.7. リセット時の動作

5.8. リセット時のブートアップ動作

5.9. 例外処理への移行

5.10. フォールト

5.11. デバッグフォールト

5.12. フォールトステータス レジスタとフォールトアドレス レジスタ

5.13. 各起動レベルでの特権とスタック

5.14. 例外の遷移

5.15. 例外のサブタイプの遷移

6.1. Cortex-M3プロセッサのクロック

6.2. Cortex-M3マクロセルのクロック

6.3. リセット入力

6.4. リセットモード

7.1. サポートされているスリープモード

8.1. NVICレジスタ

8.2. 割り込みコントローラタイプ レジスタのビット割り当て

8.3. 補助制御レジスタのビット割り当て

8.4. SysTick制御およびステータスレジスタのビット割り当て

8.5. SysTickリロード値レジスタのビット割り当て

8.6. SysTick現在値レジスタのビット割り当て

8.7. SysTick較正値レジスタのビット割り当て

8.8. 割り込みイネーブルセットレジスタのビット割り当て

8.9. 割り込みイネーブルクリアレジスタのビット割り当て

8.10. 割り込み保留セットレジスタのビット割り当て

8.11. 割り込み保留クリアレジスタのビット割り当て

8.12. アクティブビット レジスタのビット割り当て

8.13. 割り込み優先度レジスタの0～31ビットの割り当て

8.14. CPUIDベースレジスタのビット割り当て

8.15. 割り込み制御状態レジスタのビット割り当て

8.16. ベクタテーブル オフセットレジスタのビット割り当て

8.17. アプリケーション割り込みおよびリセット制御レジスタのビット割り当て

8.18. システム制御レジスタのビット割り当て

8.19. 構成制御レジスタのビット割り当て

8.20. システムハンドラ優先度レジスタのビット割り当て

8.21. システムハンドラ制御および状態レジスタのビット割り当て

8.22. メモリ管理フォールトステータス レジスタのビット割り当て

8.23. バスフォールトステータス レジスタのビット割り当て

8.24. 用法フォールトステータス レジスタのビット割り当て

8.25. ハードフォールトステータス レジスタのビット割り当て

8.26. デバッグフォールトステータス レジスタのビット割り当て

8.27. メモリ管理フォールトアドレス レジスタのビット割り当て

8.28. バスフォールトアドレス レジスタのビット割り当て

8.29. 補助フォールトステータス レジスタのビット割り当て

8.30. ソフトウェアトリガ割り込みレジスタのビット割り当て

9.1. MPUレジスタ

9.2. MPUタイプレジスタのビット割り当て

9.3. MPU制御レジスタのビット割り当て

9.4. MPU領域番号レジスタのビット割り当て

9.5. MPU領域ベースアドレス レジスタのビット割り当て

9.6. MPU領域属性およびサイズレジスタのビット割り当て

9.7. MPU保護領域サイズフィールド

9.8. TEX、C、Bのエンコード

9.9. メモリ属性エンコードのキャッシュポリシー

9.10. APのエンコード

9.11. XNのエンコード

10.1. コアデバッグ レジスタ

10.2. デバッグホールト制御およびステータスレジスタ

10.3. デバッグコアレジスタ セレクタレジスタ

10.4. デバッグ例外およびモニタ制御レジスタ

10.5. コアデバッグで使用されるアプリケーションレジスタ

11.1. FPBレジスタの概要

11.2. フラッシュパッチ制御レジスタのビット割り当て

11.3. COMPマッピング

11.4. フラッシュパッチ リマップレジスタのビット割り当て

11.5. フラッシュパッチ コンパレータレジスタのビット割り当て

11.6. DWTレジスタの概要

11.7. DWT制御レジスタのビット割り当て

11.8. DWTカレントPCサンプラサイクル カウントレジスタのビット割り当て

11.9. DWT CPIカウントレジスタのビット割り当て

11.10. DWT例外オーバヘッドカウント レジスタのビット割り当て

11.11. DWTスリープカウント レジスタのビット割り当て

11.12. DWT LSUカウントレジスタのビット割り当て

11.13. DWTフォールドカウント レジスタのビット割り当て

11.14. DWTプログラムカウンタ サンプルレジスタのビット割り当て

11.15. DWTコンパレータレジスタ0～3のビット割り当て

11.16. DWTマスクレジスタ0～3のビット割り当て

11.17. DWT機能レジスタ0～3のビット機能

11.18. DWT機能レジスタの設定

11.19. ITMレジスタの概要

11.20. ITMトレースイネーブル レジスタのビット割り当て

11.21. ITMトレース特権レジスタのビット割り当て

11.22. ITMトレース制御レジスタのビット割り当て

11.23. ITM統合書き込みレジスタのビット割り当て

11.24. ITM統合読み出しレジスタのビット割り当て

11.25. ITM統合モード制御レジスタのビット割り当て

11.26. ITMロックアクセス レジスタのビット割り当て

11.27. ITMロックステータス レジスタのビット割り当て

11.28. AHB-APレジスタの概要

11.29. AHB-AP制御およびステータスワード レジスタのビット割り当て

11.30. AHB-AP転送アドレスレジスタのビット割り当て

11.31. AHB-APデータ読み出し/ 書き込みレジスタのビット割り当て

11.32. AHB-APバンクデータ レジスタのビット割り当て

11.33. AHB-APデバッグROMアドレスレジスタのビット割り当て

11.34. AHB-AP IDレジスタのビット割り当て

12.1. 命令フェッチ

12.2. バスマッパーのアンアラインドアクセス

12.3. メモリ属性

12.4. インタフェースのタイミング特性

14.1. ETMコアインタフェースの入力と出力

14.2. その他のコンフィギュレーション入力

14.3. トレースポート信号

14.4. その他の信号

14.5. クロックとリセット

14.6. APBインタフェース信号

14.7. Cortex-M3リソース

14.8. 例外トレースのマッピング

14.9. ETMレジスタ

14.10. イベントのブール関数エンコード

14.11. リソースIDのエンコード

14.12. 入力接続

14.13. トリガ出力接続

15.1. ETMインタフェースポート

15.2. 分岐ステータス信号の機能

15.3. 分岐とプロセッサによって評価されるステージ

15.4. オペコードシーケンスの例

16.1. AHBインタフェースのポート

17.1. トレース出力ポートの信号

17.2. ATBポートの信号

17.3. その他の構成入力

17.4. APBインタフェース

17.5. TPIUレジスタ

17.6. 非同期クロックプリスケーラ レジスタのビット割り当て

17.7. 選択ピンプロトコル レジスタのビット割り当て

17.8. フォーマッタおよびフラッシュステータス レジスタのビット割り当て

17.9. フォーマッタおよびフラッシュ制御レジスタのビット割り当て

17.10. 統合テストレジスタ - ITATBCTR2のビット割り当て

17.11. 統合テストレジスタ - ITATBCTR0のビット割り当て

17.12. 統合モード制御レジスタのビット割り当て

17.13. 統合レジスタ: TRIGGERのビット割り当て

17.14. 統合レジスタ: FIFOデータ0のビット割り当て

17.15. 統合レジスタ: FIFOデータ1のビット割り当て

18.1. 命令のタイミング

19.1. その他の入力ポートのタイミングパラメータ

19.2. 低電力入力ポートのタイミングパラメータ

19.3. 割り込み入力ポートのタイミングパラメータ

19.4. AHB入力ポートのタイミングパラメータ

19.5. PPB入力ポートのタイミングパラメータ

19.6. デバッグ入力ポートのタイミングパラメータ

19.7. テスト入力ポートのタイミングパラメータ

19.8. ETM入力ポートのタイミングパラメータ

19.9. その他の出力ポートのタイミングパラメータ

19.10. 低電力出力ポートのタイミングパラメータ

19.11. AHB出力ポートのタイミングパラメータ

19.12. PPB出力ポートのタイミングパラメータ

19.13. デバッグインタフェース出力ポートのタイミングパラメータ

19.14. ETMインタフェース出力ポートのタイミングパラメータ

19.15. HTMインタフェース出力ポートのタイミングパラメータ

19.16. テスト出力ポートのタイミングパラメータ

A.1. クロック信号

A.2. リセット信号

A.3. その他の信号

A.4. 割り込みインタフェースの信号

A.5. 低電力インタフェースの信号

A.6. ICodeインタフェース

A.7. DCodeインタフェース

A.8. システムバス インタフェース

A.9. 専用ペリフェラルバス インタフェース

A.10. ITMインタフェース

A.11. AHB-APインタフェース

A.12. ETMインタフェース

A.13. HTMインタフェース

A.14. テストインタフェース

A.15. WICインタフェースの信号

B.1. E版とF版の相違点

B.2. F版とG版の相違点