Cortex™-M3 テクニカルリファレンス マニュアル

r2p0


Table of Contents

1. 序章
本書について
製品リビジョンステータス
対象読者
本書の使用法
表記規則
参考資料
ご意見・ご質問
製品に関するご意見
本書に関するご意見
1. はじめに
1.1. プロセッサについて
1.2. コンポーネント、階層、実装
1.2.1. プロセッサコア
1.2.2. NVIC
1.2.3. バスマトリックス
1.2.4. FPB
1.2.5. DWT
1.2.6. ITM
1.2.7. MPU
1.2.8. ETM
1.2.9. AHB-AP
1.2.10. AHBトレースマクロセル インタフェース
1.2.11. TPIU
1.2.12. WIC
1.2.13. SW/SWJ-DP
1.2.14. 割り込み
1.2.15. 監視
1.2.16. ROMテーブル
1.3. 実行パイプラインステージ
1.4. プリフェッチユニット
1.5. 分岐ターゲットのフォワーディング
1.5.1. 0ウェイトステート
1.5.2. 0ウェイトステート、レジスタ出力のフェッチインタフェース(ICODE)
1.5.3. 1ウェイトステートのフラッシュメモリ
1.5.4. 1ウェイトステートのフラッシュメモリ、レジスタ出力されるフェッチインタフェース(ICODE)
1.5.5. 2ウェイトステートのフラッシュメモリ
1.6. ストアバッファ
1.7. 製品リビジョン
1.7.1. r0p0とr1p0の間の機能面での相違点
1.7.2. r1p0とr1p1の間の機能面での相違点
1.7.3. r1p1とr2p0の機能面の相違点
2. プログラマモデル
2.1. プログラマモデルについて
2.1.1. 動作モード
2.1.2. 動作状態
2.2. 特権アクセスおよびユーザアクセス
2.2.1. メインスタックおよびプロセススタック
2.3. レジスタ
2.3.1. 汎用レジスタ
2.3.2. 専用プログラムステータス レジスタ(xPSR)
2.4. データタイプ
2.5. メモリフォーマット
2.6. 命令セットの概要
3. システム制御
3.1. プロセッサレジスタの概要
3.1.1. ネスト型ベクタ割り込みコントローラレジスタ
3.1.2. コアデバッグ レジスタ
3.1.3. システムデバッグ レジスタ
3.1.4. デバッグインタフェースポート レジスタ
3.1.5. メモリ保護ユニットレジスタ
3.1.6. トレースポート インタフェースユニット レジスタ
3.1.7. エンベデッドトレース マクロセル レジスタ
4. メモリマップ
4.1. メモリマップについて
4.2. ビットバンド
4.2.1. エイリアス領域への直接アクセス
4.2.2. ビットバンド領域への直接アクセス
4.3. ROMメモリテーブル
5. 例外
5.1. 例外モデルについて
5.2. 例外のタイプ
5.3. 例外の優先度
5.3.1. 優先度レベル
5.3.2. 優先度のグループ化
5.4. 特権とスタック
5.4.1. スタック
5.4.2. 特権
5.5. 横取り
5.5.1. スタック操作
5.6. テールチェイン
5.7. 後着
5.8. 退出
5.8.1. 例外退出
5.8.2. プロセッサのISRからの復帰
5.9. リセット
5.9.1. ベクタテーブルとリセット
5.9.2. 想定している起動シーケンス
5.10. 例外制御の移行
5.11. 複数のスタックの設定
5.12. アボートモデル
5.12.1. ハードフォールト
5.12.2. ローカルフォールトと昇格
5.12.3. フォールトステータス レジスタとフォールトアドレス レジスタ
5.13. 起動レベル
5.14. フローチャート
5.14.1. 割り込み処理
5.14.2. 横取り
5.14.3. 復帰
6. クロックとリセット
6.1. クロック
6.2. リセット
6.3. Cortex-M3のリセットモード
6.3.1. パワーオンリセット
6.3.2. システムリセット
6.3.3. SWJ-DPリセット
6.3.4. SW-DPリセット
6.3.5. 通常動作
7. 電力管理
7.1. 電力管理について
7.2. システム電力管理
7.2.1. SLEEPING
7.2.2. SLEEPDEEP
7.2.3. スリープの延長
7.2.4. ウェークアップ割り込みコントローラの使用
8. ネスト型ベクタ割り込みコントローラ
8.1. NVICについて
8.2. NVICのプログラマモデル
8.2.1. NVICレジスタのマップ
8.2.2. NVICレジスタの説明
8.3. レベル割り込みとパルス割り込みの比較
9. メモリ保護ユニット
9.1. MPUについて
9.2. MPUのプログラマモデル
9.2.1. MPUレジスタの概要
9.2.2. MPUレジスタの説明
9.2.3. エイリアスレジスタを使用したMPUへのアクセス
9.2.4. サブ領域
9.3. MPUのアクセス許可
9.4. MPUアボート
9.5. MPU領域の更新
9.5.1. CP15と等価なコードを使用したMPU領域の更新
9.5.2. 2ワードまたは3ワードを使用したMPU領域の更新
9.6. 割り込みとMPUの更新
10. コアデバッグ
10.1. コアデバッグについて
10.1.1. ホールトモードでのデバッグ
10.1.2. コアデバッグの退出
10.2. コアデバッグ レジスタ
10.2.1. デバッグホールト制御およびステータスレジスタ
10.2.2. デバッグコアレジスタ セレクタレジスタ
10.2.3. デバッグコアレジスタ データレジスタ
10.2.4. デバッグ例外およびモニタ制御レジスタ
10.3. コア デバッグアクセスの例
10.4. コアデバッグでのアプリケーションレジスタの使用法
11. システムデバッグ
11.1. システムデバッグについて
11.2. システムデバッグ アクセス
11.3. システムデバッグのプログラマモデル
11.4. FPB
11.4.1. FPBのプログラマモデル
11.5. DWT
11.5.1. DWTレジスタの概要と説明
11.6. ITM
11.6.1. ITMレジスタの概要と説明
11.7. AHB-AP
11.7.1. AHB-APトランザクションタイプ
11.7.2. AHB-APレジスタの概要と説明
12. バスインタフェース
12.1. バスインタフェースについて
12.2. AMBA 3への準拠
12.3. ICodeバスインタフェース
12.3.1. 分岐状態信号
12.4. DCodeバスインタフェース
12.4.1. 排他アクセス
12.4.2. メモリ属性
12.5. システムインタフェース
12.5.1. アンアラインドアクセス
12.5.2. ビットバンドアクセス
12.5.3. フラッシュパッチのリマップ
12.5.4. 排他アクセス
12.5.5. メモリ属性
12.5.6. パイプライン化された命令フェッチ
12.6. コードバスの統合
12.7. 外部専用ペリフェラル インタフェース
12.8. アクセスのアライメント
12.9. 領域にまたがるアンアラインドアクセス
12.10. ビットバンドアクセス
12.11. ライトバッファ
12.12. メモリ属性
12.13. AHBのタイミング特性
13. デバッグポート
13.1. DPについて
14. エンベデッドトレース マクロセル
14.1. ETMについて
14.1.1. ETMのブロック図
14.1.2. ETMの入力と出力
14.2. データトレース
14.3. ETMリソース
14.3.1. 定期的な同期
14.3.2. データおよび命令アドレス比較のリソース
14.3.3. FIFO機能
14.4. トレース出力
14.5. ETMのアーキテクチャ
14.5.1. 再始動可能な命令
14.5.2. 例外からの復帰
14.5.3. 例外のトレース
14.6. ETMのプログラマモデル
14.6.1. アドバンストペリフェラルバス インタフェース
14.6.2. ETMレジスタの一覧
14.6.3. ETMレジスタの説明
14.6.4. ETMイベントリソース
14.6.5. クロストリガ インタフェース
15. エンベデッドトレース マクロセルの インタフェース
15.1. ETMインタフェースについて
15.2. CPUのETMインタフェースポートの説明
15.3. 分岐ステータスインタフェース
16. AHBトレースマクロセル インタフェース
16.1. AHBトレースマクロセル インタフェースについて
16.2. CPU AHBトレースマクロセル インタフェースのポートの説明
17. トレースポート インタフェースユニット
17.1. TPIUについて
17.1.1. TPIUのブロック図
17.1.2. TPIUのコンポーネント
17.1.3. TPIU入力および出力
17.2. TPIUレジスタ
17.2.1. TPIUレジスタの概要
17.2.2. TPIUレジスタの説明
17.3. シリアルワイヤ出力接続
17.3.1. TRACESWO専用ピンの使用
17.3.2. TRACEPORTとSWOの共用
17.3.3. JTAG-TDOとSWOの共用
18. 命令のタイミング
18.1. 命令のタイミングについて
18.2. プロセッサ命令のタイミング
18.3. ロード/ ストアのタイミング
19. AC特性
19.1. プロセッサのタイミングパラメータ
19.1.1. 入出力ポートのタイミングパラメータ
A. 信号の説明
A.1. クロック
A.2. リセット
A.3. その他の命令
A.4. 割り込みインタフェース
A.5. 低電力インタフェース
A.6. ICodeインタフェース
A.7. DCodeインタフェース
A.8. システムバス インタフェース
A.9. 専用ペリフェラルバス インタフェース
A.10. ITMインタフェース
A.11. AHB-APインタフェース
A.12. ETMインタフェース
A.13. AHBトレースマクロセル インタフェース
A.14. テストインタフェース
A.15. WICインタフェース
B. リビジョン
用語集

List of Figures

1. タイミング図の規則を表す記号
1.1. Cortex-M3のブロック図
1.2. Cortex-M3のパイプラインステージ
2.1. プロセッサのレジスタセット
2.2. APSRのビット割り当て
2.3. IPSRのビット割り当て
2.4. 実行プログラム ステータスレジスタ
2.5. リトルエンディアンおよびビッグエンディアンのメモリフォーマット
4.1. プロセッサのメモリマップ
4.2. ビットバンドのマッピング
5.1. 横取り後のスタックの内容
5.2. 例外開始のタイミング
5.3. テールチェインのタイミング
5.4. 後着例外のタイミング
5.5. 例外退出のタイミング
5.6. 割り込み処理のフローチャート
5.7. 横取りのフローチャート
5.8. 割り込みからの復帰のフローチャート
6.1. リセット信号
6.2. パワーオンリセット
6.3. 内部リセットの同期
7.1. SLEEPING電力制御の例
7.2. SLEEPDEEP電力制御の例
7.3. WICモードの許可シーケンス
7.4. 電力オフのタイミングシーケンス
7.5. PMU、WIC、およびCortex-M3の相互接続
8.1. 割り込みコントローラタイプ レジスタのビット割り当て
8.2. 補助制御レジスタのビット割り当て
8.3. SysTick制御およびステータスレジスタのビット割り当て
8.4. SysTickリロード値レジスタのビット割り当て
8.5. SysTick現在値レジスタのビット割り当て
8.6. SysTick較正値レジスタのビット割り当て
8.7. 割り込み優先度レジスタの0~31ビットの割り当て
8.8. CPUIDベースレジスタのビット割り当て
8.9. 割り込み制御状態レジスタのビット割り当て
8.10. ベクタテーブル オフセットレジスタのビット割り当て
8.11. アプリケーション割り込みおよびリセット制御レジスタのビット割り当て
8.12. システム制御レジスタのビット割り当て
8.13. 構成制御レジスタのビット割り当て
8.14. システムハンドラ優先度レジスタのビット割り当て
8.15. システムハンドラ制御および状態レジスタのビット割り当て
8.16. 構成可能フォールトステータス レジスタのビット割り当て
8.17. メモリ管理フォールトステータス レジスタのビット割り当て
8.18. バスフォールトステータス レジスタのビット割り当て
8.19. 用法フォールトステータス レジスタのビット割り当て
8.20. ハードフォールトステータス レジスタのビット割り当て
8.21. デバッグフォールトステータス レジスタのビット割り当て
8.22. ソフトウェアトリガ割り込みレジスタのビット割り当て
9.1. MPUタイプレジスタのビット割り当て
9.2. MPU制御レジスタのビット割り当て
9.3. MPU領域番号レジスタのビット割り当て
9.4. MPU領域ベースアドレス レジスタのビット割り当て
9.5. MPU領域属性およびサイズレジスタのビット割り当て
10.1. デバッグホールト制御およびステータスレジスタのビット割り当て
10.2. デバッグコアレジスタ セレクタレジスタのビット割り当て
10.3. デバッグ例外およびモニタ制御レジスタのビット割り当て
11.1. システムデバッグ アクセスのブロック図
11.2. フラッシュパッチ制御レジスタのビット割り当て
11.3. フラッシュパッチ リマップレジスタのビット割り当て
11.4. フラッシュパッチ コンパレータレジスタのビット割り当て
11.5. DWT制御レジスタのビット割り当て
11.6. DWT CPIカウントレジスタのビット割り当て
11.7. DWT例外オーバヘッドカウント レジスタのビット割り当て
11.8. DWTスリープカウント レジスタのビット割り当て
11.9. DWT LSUカウントレジスタのビット割り当て
11.10. DWTフォールドカウント レジスタのビット割り当て
11.11. DWTマスクレジスタ0~3のビット割り当て
11.12. DWT機能レジスタ0~3のビット割り当て
11.13. ITMトレース特権レジスタのビット割り当て
11.14. ITMトレース制御レジスタのビット割り当て
11.15. ITM統合書き込みレジスタのビット割り当て
11.16. ITM統合読み出しレジスタのビット割り当て
11.17. ITM統合モード制御レジスタのビット割り当て
11.18. ITMロックステータス レジスタのビット割り当て
11.19. AHB-AP制御およびステータスワード レジスタ
11.20. AHB-AP IDレジスタ
12.1. ICode/DCodeマルチプレクサ
14.1. ETMのブロック図
14.2. 例外からの復帰を示すパケットのエンコード
14.3. 分岐パケットの例外のエンコード
15.1. 条件付き後方分岐が行われなかった場合
15.2. 条件付き後方分岐が行われた場合
15.3. 条件付き前方分岐が行われなかった場合
15.4. 条件付き前方分岐が行われた場合
15.5. パイプラインがストールしない場合の無条件分岐
15.6. パイプラインがストールした場合の無条件分岐
15.7. 実行段での無条件分岐、飛び先がアラインドな命令
15.8. 実行段での無条件分岐、飛び先がアンアラインドな命令
15.9. オペコードシーケンスの例
17.1. TPUIのブロック図(ETMをサポートしない構成)
17.2. TPUIのブロック図(ETMをサポートする構成)
17.3. サポートされる同期化ポートサイズ レジスタのビット割り当て
17.4. 非同期クロックプリスケーラ レジスタのビット割り当て
17.5. 選択ピンプロトコル レジスタのビット割り当て
17.6. フォーマッタおよびフラッシュステータス レジスタのビット割り当て
17.7. フォーマッタおよびフラッシュ制御レジスタのビット割り当て
17.8. 統合テストレジスタ - ITATBCTR2のビット割り当て
17.9. 統合テストレジスタ - ITATBCTR0のビット割り当て
17.10. 統合モード制御レジスタのビット割り当て
17.11. 統合レジスタ: TRIGGERのビット割り当て
17.12. 統合レジスタ: FIFOデータ0のビット割り当て
17.13. 統合レジスタ: FIFOデータ1のビット割り当て
17.14. TRACESWO専用ピン
17.15. TRACEPORTとSWOの共用
17.16. JTAG-TDOとSWOの共用

List of Tables

2.1. APSRのビット割り当て
2.2. IPSRのビット割り当て
2.3. EPSRのビットの機能
2.4. Cortex-M3の16ビット命令の概要
2.5. Cortex-M3の32ビット命令の概要
3.1. NVICレジスタ
3.2. コアデバッグ レジスタ
3.3. フラッシュパッチ レジスタの概要
3.4. DWTレジスタの概要
3.5. ITMレジスタの概要
3.6. AHB-APレジスタの概要
3.7. デバッグインタフェースポート レジスタの概要
3.8. MPUレジスタ
3.9. TPIUレジスタ
3.10. ETMレジスタ
4.1. メモリインタフェース
4.2. メモリ領域のアクセス許可
4.3. ROMテーブル
5.1. 例外のタイプ
5.2. 優先度に応じた例外の動作
5.3. 優先度のグループ化
5.4. 例外の開始手順
5.5. 例外の退出手順
5.6. 例外からの復帰動作
5.7. リセット時の動作
5.8. リセット時のブートアップ動作
5.9. 例外処理への移行
5.10. フォールト
5.11. デバッグフォールト
5.12. フォールトステータス レジスタとフォールトアドレス レジスタ
5.13. 各起動レベルでの特権とスタック
5.14. 例外の遷移
5.15. 例外のサブタイプの遷移
6.1. Cortex-M3プロセッサのクロック
6.2. Cortex-M3マクロセルのクロック
6.3. リセット入力
6.4. リセットモード
7.1. サポートされているスリープモード
8.1. NVICレジスタ
8.2. 割り込みコントローラタイプ レジスタのビット割り当て
8.3. 補助制御レジスタのビット割り当て
8.4. SysTick制御およびステータスレジスタのビット割り当て
8.5. SysTickリロード値レジスタのビット割り当て
8.6. SysTick現在値レジスタのビット割り当て
8.7. SysTick較正値レジスタのビット割り当て
8.8. 割り込みイネーブルセットレジスタのビット割り当て
8.9. 割り込みイネーブルクリアレジスタのビット割り当て
8.10. 割り込み保留セットレジスタのビット割り当て
8.11. 割り込み保留クリアレジスタのビット割り当て
8.12. アクティブビット レジスタのビット割り当て
8.13. 割り込み優先度レジスタの0~31ビットの割り当て
8.14. CPUIDベースレジスタのビット割り当て
8.15. 割り込み制御状態レジスタのビット割り当て
8.16. ベクタテーブル オフセットレジスタのビット割り当て
8.17. アプリケーション割り込みおよびリセット制御レジスタのビット割り当て
8.18. システム制御レジスタのビット割り当て
8.19. 構成制御レジスタのビット割り当て
8.20. システムハンドラ優先度レジスタのビット割り当て
8.21. システムハンドラ制御および状態レジスタのビット割り当て
8.22. メモリ管理フォールトステータス レジスタのビット割り当て
8.23. バスフォールトステータス レジスタのビット割り当て
8.24. 用法フォールトステータス レジスタのビット割り当て
8.25. ハードフォールトステータス レジスタのビット割り当て
8.26. デバッグフォールトステータス レジスタのビット割り当て
8.27. メモリ管理フォールトアドレス レジスタのビット割り当て
8.28. バスフォールトアドレス レジスタのビット割り当て
8.29. 補助フォールトステータス レジスタのビット割り当て
8.30. ソフトウェアトリガ割り込みレジスタのビット割り当て
9.1. MPUレジスタ
9.2. MPUタイプレジスタのビット割り当て
9.3. MPU制御レジスタのビット割り当て
9.4. MPU領域番号レジスタのビット割り当て
9.5. MPU領域ベースアドレス レジスタのビット割り当て
9.6. MPU領域属性およびサイズレジスタのビット割り当て
9.7. MPU保護領域サイズフィールド
9.8. TEX、C、Bのエンコード
9.9. メモリ属性エンコードのキャッシュポリシー
9.10. APのエンコード
9.11. XNのエンコード
10.1. コアデバッグ レジスタ
10.2. デバッグホールト制御およびステータスレジスタ
10.3. デバッグコアレジスタ セレクタレジスタ
10.4. デバッグ例外およびモニタ制御レジスタ
10.5. コアデバッグで使用されるアプリケーションレジスタ
11.1. FPBレジスタの概要
11.2. フラッシュパッチ制御レジスタのビット割り当て
11.3. COMPマッピング
11.4. フラッシュパッチ リマップレジスタのビット割り当て
11.5. フラッシュパッチ コンパレータレジスタのビット割り当て
11.6. DWTレジスタの概要
11.7. DWT制御レジスタのビット割り当て
11.8. DWTカレントPCサンプラサイクル カウントレジスタのビット割り当て
11.9. DWT CPIカウントレジスタのビット割り当て
11.10. DWT例外オーバヘッドカウント レジスタのビット割り当て
11.11. DWTスリープカウント レジスタのビット割り当て
11.12. DWT LSUカウントレジスタのビット割り当て
11.13. DWTフォールドカウント レジスタのビット割り当て
11.14. DWTプログラムカウンタ サンプルレジスタのビット割り当て
11.15. DWTコンパレータレジスタ0~3のビット割り当て
11.16. DWTマスクレジスタ0~3のビット割り当て
11.17. DWT機能レジスタ0~3のビット機能
11.18. DWT機能レジスタの設定
11.19. ITMレジスタの概要
11.20. ITMトレースイネーブル レジスタのビット割り当て
11.21. ITMトレース特権レジスタのビット割り当て
11.22. ITMトレース制御レジスタのビット割り当て
11.23. ITM統合書き込みレジスタのビット割り当て
11.24. ITM統合読み出しレジスタのビット割り当て
11.25. ITM統合モード制御レジスタのビット割り当て
11.26. ITMロックアクセス レジスタのビット割り当て
11.27. ITMロックステータス レジスタのビット割り当て
11.28. AHB-APレジスタの概要
11.29. AHB-AP制御およびステータスワード レジスタのビット割り当て
11.30. AHB-AP転送アドレスレジスタのビット割り当て
11.31. AHB-APデータ読み出し/ 書き込みレジスタのビット割り当て
11.32. AHB-APバンクデータ レジスタのビット割り当て
11.33. AHB-APデバッグROMアドレスレジスタのビット割り当て
11.34. AHB-AP IDレジスタのビット割り当て
12.1. 命令フェッチ
12.2. バスマッパーのアンアラインドアクセス
12.3. メモリ属性
12.4. インタフェースのタイミング特性
14.1. ETMコアインタフェースの入力と出力
14.2. その他のコンフィギュレーション入力
14.3. トレースポート信号
14.4. その他の信号
14.5. クロックとリセット
14.6. APBインタフェース信号
14.7. Cortex-M3リソース
14.8. 例外トレースのマッピング
14.9. ETMレジスタ
14.10. イベントのブール関数エンコード
14.11. リソースIDのエンコード
14.12. 入力接続
14.13. トリガ出力接続
15.1. ETMインタフェースポート
15.2. 分岐ステータス信号の機能
15.3. 分岐とプロセッサによって評価されるステージ
15.4. オペコードシーケンスの例
16.1. AHBインタフェースのポート
17.1. トレース出力ポートの信号
17.2. ATBポートの信号
17.3. その他の構成入力
17.4. APBインタフェース
17.5. TPIUレジスタ
17.6. 非同期クロックプリスケーラ レジスタのビット割り当て
17.7. 選択ピンプロトコル レジスタのビット割り当て
17.8. フォーマッタおよびフラッシュステータス レジスタのビット割り当て
17.9. フォーマッタおよびフラッシュ制御レジスタのビット割り当て
17.10. 統合テストレジスタ - ITATBCTR2のビット割り当て
17.11. 統合テストレジスタ - ITATBCTR0のビット割り当て
17.12. 統合モード制御レジスタのビット割り当て
17.13. 統合レジスタ: TRIGGERのビット割り当て
17.14. 統合レジスタ: FIFOデータ0のビット割り当て
17.15. 統合レジスタ: FIFOデータ1のビット割り当て
18.1. 命令のタイミング
19.1. その他の入力ポートのタイミングパラメータ
19.2. 低電力入力ポートのタイミングパラメータ
19.3. 割り込み入力ポートのタイミングパラメータ
19.4. AHB入力ポートのタイミングパラメータ
19.5. PPB入力ポートのタイミングパラメータ
19.6. デバッグ入力ポートのタイミングパラメータ
19.7. テスト入力ポートのタイミングパラメータ
19.8. ETM入力ポートのタイミングパラメータ
19.9. その他の出力ポートのタイミングパラメータ
19.10. 低電力出力ポートのタイミングパラメータ
19.11. AHB出力ポートのタイミングパラメータ
19.12. PPB出力ポートのタイミングパラメータ
19.13. デバッグインタフェース出力ポートのタイミングパラメータ
19.14. ETMインタフェース出力ポートのタイミングパラメータ
19.15. HTMインタフェース出力ポートのタイミングパラメータ
19.16. テスト出力ポートのタイミングパラメータ
A.1. クロック信号
A.2. リセット信号
A.3. その他の信号
A.4. 割り込みインタフェースの信号
A.5. 低電力インタフェースの信号
A.6. ICodeインタフェース
A.7. DCodeインタフェース
A.8. システムバス インタフェース
A.9. 専用ペリフェラルバス インタフェース
A.10. ITMインタフェース
A.11. AHB-APインタフェース
A.12. ETMインタフェース
A.13. HTMインタフェース
A.14. テストインタフェース
A.15. WICインタフェースの信号
B.1. E版とF版の相違点
B.2. F版とG版の相違点

著作権

®または™の付いた用語とロゴは、本著作権条項で特に明記されていない限り、EUおよび他諸国におけるARM Limitedの登録商標または商標です。本書に記載されている他の商標その他の名前は、対応する所有者の商標の場合があります。

本書に記載されている情報の全部または一部、ならびに本書で紹介する製品は、著作権所有者の文書による事前の許可を得ない限り、転用・複製することを禁じます。

本書に説明されている製品は、継続的に開発と改良が行われています。本書に含まれている製品およびその利用方法についての情報は、ARM Limitedが利用者の利益のために提供するものです。したがって当社では、製品の商品性または目的への適合性を含め、暗黙的・明示的に関係なく一切の保証を行いません。

本書は、本製品の利用者をサポートすることだけを目的としています。本書に記載されている情報の使用、情報の誤りまたは省略、あるいは本製品の誤使用によって発生したいかなる損失や損害についても、ARM Limitedは一切責任を負いません。

本書におけるARMという用語は、「ARM、または該当する場合にはその子会社を含む」という意味で使用されています。

機密保持ステータス

本書は非機密扱いであり、本書を使用、複製、および開示する権利は、ARM および ARM が本書を提供した当事者との間で締結した契約の条項に基づいたライセンスの制限により異なります。

アクセス制限は、ARM 社内による分類です。

製品ステータス

本書には最終情報(完成製品に関する情報)が記載されています。

Revision History
Revision A2005年12月15日初版
Revision B2006年1月13日非公開から公開に変更
Revision C2006年5月10日r1p0の最初のリリース
Revision D2006年9月27日r1p1の最初のリリース
Revision E2007年6月13日技術面での変更を伴わない細部の更新
Revision F2008年4月11日SC300 r0p0用の限定リリース
Revision G2008年6月26日r2p0の最初のリリース
Copyright © 2005-2008 ARM Limited. All rights reserved.ARM DDI 0337GJ
Non-Confidential