Cortex™-R4およびCortex-R4F テクニカルリファレンス マニュアル

リビジョン:r1p3


Table of Contents

1. 序章
本書について
製品リビジョンステータス
対象読者
本書の使用法
表記規則
参考資料
ご意見・ご質問
製品に関するご意見
本書に関するご意見
1. はじめに
1.1. プロセッサについて
1.2. アーキテクチャについて
1.3. プロセッサのコンポーネント
1.3.1. データ処理ユニット
1.3.2. ロード/ ストアユニット
1.3.3. プリフェッチユニット
1.3.4. レベル1メモリシステム
1.3.5. レベル2のAXIインタフェース
1.3.6. デバッグ
1.3.7. システム制御コプロセッサ
1.3.8. 割り込み処理
1.4. プロセッサの外部インタフェース
1.4.1. APBのデバッグインタフェース
1.4.2. ETMインタフェース
1.4.3. テストインタフェース
1.5. 電力管理
1.6. 構成可能なオプション
1.7. 実行パイプラインステージ
1.8. 冗長化コアの比較
1.9. テスト機能
1.10. 製品説明書、設計フロー、アーキテクチャ
1.10.1. 説明書
1.10.2. 設計フロー
1.10.3. アーキテクチャ情報
1.11. 製品のリビジョン情報
1.11.1. プロセッサの識別
1.11.2. アーキテクチャ情報
2. プログラマモデル
2.1. プログラマモデルについて
2.2. 命令セット状態
2.2.1. 状態の切り替え
2.2.2. ARM状態とThumb状態のインターワーキング
2.3. 動作モード
2.4. データ型
2.5. メモリフォーマット
2.5.1. バイト不変ビッグエンディアン形式
2.5.2. リトルエンディアン形式
2.6. レジスタ
2.6.1. レジスタセット
2.7. プログラムステータス レジスタ
2.7.1. N、Z、C、Vビット
2.7.2. Qビット
2.7.3. ITビット
2.7.4. Jビット
2.7.5. DNMビット
2.7.6. GEビット
2.7.7. Eビット
2.7.8. Aビット
2.7.9. IビットとFビット
2.7.10. Tビット
2.7.11. Mビット
2.7.12. MSR命令によるPSRビットの変更
2.8. 例外
2.8.1. 例外の開始と終了の概要
2.8.2. リセット
2.8.3. 割り込み
2.8.4. アボート
2.8.5. スーパバイザコール命令
2.8.6. 未定義命令
2.8.7. ブレークポイント命令
2.8.8. 例外ベクタ
2.9. 実行環境の高速化
2.10. アンアラインド データアクセスおよびエンディアン混在データアクセスのサポート
2.11. ビッグエンディアン命令のサポート
3. プロセッサの初期化、リセット、クロック
3.1. 初期化
3.1.1. MPU
3.1.2. CRS
3.1.3. FPU
3.1.4. キャッシュ
3.1.5. TCM
3.2. リセット
3.3. リセットモード
3.3.1. パワーオン リセット
3.3.2. プロセッサリセット
3.3.3. 通常の動作
3.3.4. ホールト動作
3.4. クロック
3.4.1. AXIインタフェースのクロック
3.4.2. クロックゲート
4. システム制御コプロセッサ
4.1. システム制御コプロセッサについて
4.1.1. システム制御コプロセッサの機能グループ
4.1.2. システム制御および構成
4.1.3. MPU制御および構成
4.1.4. キャッシュ制御および構成
4.1.5. TCM制御および構成
4.1.6. システムパフォーマンス モニタ
4.1.7. システム検証
4.2. システム制御コプロセッサのレジスタ
4.2.1. レジスタの割り当て
4.2.2. c0、メインIDレジスタ
4.2.3. c0、キャッシュタイプ レジスタ
4.2.4. c0、TCMタイプレジスタ
4.2.5. c0、MPUタイプレジスタ
4.2.6. c0、マルチプロセッサIDレジスタ
4.2.7. プロセッサ機能レジスタ
4.2.8. c0、デバッグ機能レジスタ0
4.2.9. c0、補助機能レジスタ0
4.2.10. メモリモデル機能レジスタ
4.2.11. 命令セット属性レジスタ
4.2.12. c0、カレント キャッシュサイズ識別レジスタ
4.2.13. c0、カレント キャッシュレベルIDレジスタ
4.2.14. c0、キャッシュサイズ選択レジスタ
4.2.15. c1、システム制御レジスタ
4.2.16. 補助制御レジスタ
4.2.17. c1、コプロセッサアクセス レジスタ
4.2.18. フォールトステータス レジスタとフォールトアドレス レジスタ
4.2.19. c6、MPUメモリ領域プログラミングレジスタ
4.2.20. キャッシュ操作
4.2.21. c9、BTCM領域レジスタ
4.2.22. c9、ATCM領域レジスタ
4.2.23. c9、TCM選択レジスタ
4.2.24. c11、スレーブポート制御レジスタ
4.2.25. c13、FCSE PIDレジスタ
4.2.26. c13、コンテキストIDレジスタ
4.2.27. c13、スレッドおよびプロセスIDレジスタ
4.2.28. 検証レジスタ
4.2.29. 訂正可能フォールト位置レジスタ
4.2.30. ビルドオプション レジスタ
5. プリフェッチユニット
5.1. プリフェッチユニットについて
5.2. 分岐予測
5.2.1. プログラムフロー予測の禁止
5.2.2. 分岐予測器
5.2.3. 誤った予測と訂正
5.3. リターンスタック
6. イベントとパフォーマンスモニタ
6.1. イベントについて
6.2. PMUについて
6.3. パフォーマンスモニタ レジスタ
6.3.1. c9、パフォーマンスモニタ制御レジスタ
6.3.2. c9、カウントイネーブルセット レジスタ
6.3.3. c9、カウントイネーブルクリア レジスタ
6.3.4. c9、オーバフローフラグステータス レジスタ
6.3.5. c9、ソフトウェアインクリメント レジスタ
6.3.6. c9、パフォーマンスカウンタ選択レジスタ
6.3.7. c9、サイクルカウント レジスタ
6.3.8. c9、イベント選択レジスタ
6.3.9. c9、パフォーマンスモニタカウント レジスタ
6.3.10. c9、ユーザイネーブル レジスタ
6.3.11. c9、割り込みイネーブルセット レジスタ
6.3.12. c9、割り込みイネーブルクリア レジスタ
6.4. イベントバス インタフェース
6.4.1. イベントバスとカウンタの使用
7. メモリ保護ユニット
7.1. MPUについて
7.1.1. メモリ領域
7.1.2. オーバラップしている領域
7.1.3. バックグラウンド領域
7.1.4. TCM領域
7.2. メモリタイプ
7.2.1. メモリタイプの使用
7.3. 領域属性
7.3.1. キャッシュ可能メモリのポリシー
7.4. MPUとメモリシステムとの相互動作
7.5. MPUフォールト
7.5.1. バックグラウンドフォールト
7.5.2. アクセス許可フォールト
7.5.3. アライメントフォールト
7.6. MPUのソフトウェアアクセス可能レジスタ
8. レベル1メモリシステム
8.1. レベル1メモリシステムについて
8.2. エラー検出および訂正方式について
8.2.1. パリティ
8.2.2. エラーのチェックと訂正
8.2.3. 読み出し-変更-書き込み
8.2.4. ハードエラー
8.2.5. エラー訂正
8.3. フォールト処理
8.3.1. フォールト
8.3.2. フォールトステータス情報
8.3.3. 訂正可能フォールト位置レジスタ
8.3.4. 使用モデル
8.4. TCMについて
8.4.1. TCMの属性とアクセス許可
8.4.2. ATCMおよびBTCMの構成
8.4.3. TCMの内部エラーの検出と訂正
8.4.4. TCMアービトレーション
8.4.5. TCMの初期化
8.4.6. TCMポートのプロトコル
8.4.7. 外部TCMエラー
8.4.8. TCMのAXIスレーブインタフェース
8.5. キャッシュについて
8.5.1. ストアバッファ
8.5.2. キャッシュ保守操作
8.5.3. キャッシュエラーの検出と訂正
8.5.4. キャッシュRAMの構成
8.5.5. キャッシュとメモリシステムとの相互動作
8.6. 内部排他モニタ
8.7. メモリタイプとレベル1メモリシステムの動作
8.8. エラー検出イベント
8.8.1. TCMエラーイベント
8.8.2. 命令キャッシュのエラーイベント
8.8.3. データキャッシュのエラーイベント
8.8.4. イベントとCFLR
9. レベル2インタフェース
9.1. レベル2インタフェースについて
9.2. AXIマスタインタフェース
9.2.1. AXIバスアクセスの識別子
9.2.2. 書き込み応答
9.2.3. ラインフィルバッファとAXIマスタインタフェース
9.2.4. 退出バッファ
9.2.5. メモリ属性
9.3. AXIマスタインタフェースでの転送
9.3.1. AXI転送の制限
9.3.2. ストロングリオーダおよびデバイスのトランザクション
9.3.3. ラインフィル
9.3.4. キャッシュラインのライトバック(退出)
9.3.5. キャッシュ不可の読み出し
9.3.6. キャッシュ不可またはライトスルーの書き込み
9.3.7. AXIトランザクションの分割
9.3.8. ノーマル書き込みの結合
9.4. AXIスレーブインタフェース
9.4.1. キャッシュRAMへのAXIスレーブインタフェース
9.4.2. TCMのパリティとECCのサポート
9.4.3. 外部TCMエラー
9.4.4. キャッシュのパリティとECCのサポート
9.4.5. AXIスレーブの制御
9.4.6. AXIスレーブの特性
9.5. AXIスレーブアクセスの可能/ 不可能
9.6. AXIスレーブインタフェースを使用したRAMへのアクセス
9.6.1. TCM RAMへのアクセス
9.6.2. キャッシュRAMへのアクセス
10. 電力制御
10.1. 電力制御について
10.2. 電力管理
10.2.1. 実行モード
10.2.2. スタンバイモード
10.2.3. 休眠モード
10.2.4. シャットダウンモード
10.2.5. 電力管理コントローラとの通信
11. デバッグ
11.1. デバッグシステム
11.1.1. デバッグホスト
11.1.2. プロトコルコンバータ
11.1.3. デバッグターゲット
11.2. デバッグユニットについて
11.2.1. ホールト デバッグモードでのデバッグ
11.2.2. モニタ デバッグモードでのデバッグ
11.2.3. デバッグユニットのプログラミング
11.3. デバッグレジスタ インタフェース
11.3.1. コプロセッサレジスタ
11.3.2. CP14のアクセス許可
11.3.3. コプロセッサレジスタの概要
11.3.4. メモリマップされたレジスタ
11.3.5. ブレークポイントとウォッチポイントのメモリアドレス
11.3.6. 電力ドメイン
11.3.7. リセットのデバッグレジスタへの影響
11.3.8. APBポートのアクセス許可
11.4. デバッグレジスタの説明
11.4.1. デバッグレジスタへのアクセス
11.4.2. CP14 c0、デバッグIDレジスタ
11.4.3. CP14 c0、デバッグROMアドレスレジスタ
11.4.4. CP14 c0、デバッグ自己アドレスオフセット レジスタ
11.4.5. CP14 c1、デバッグステータスおよび制御レジスタ
11.4.6. データ転送レジスタ
11.4.7. ウォッチポイントフォールト アドレスレジスタ
11.4.8. ベクタキャッチ レジスタ
11.4.9. デバッグ状態キャッシュ制御レジスタ
11.4.10. 命令転送レジスタ
11.4.11. デバッグ実行制御レジスタ
11.4.12. ブレークポイント値レジスタ
11.4.13. ブレークポイント制御レジスタ
11.4.14. ウォッチポイント値レジスタ
11.4.15. ウォッチポイント制御レジスタ
11.4.16. オペレーティングシステム ロックステータス レジスタ
11.4.17. 認証ステータスレジスタ
11.4.18. デバイス電力オフおよびリセット制御レジスタ
11.4.19. デバイス電力オフおよびリセットステータス レジスタ
11.5. 管理レジスタ
11.5.1. プロセッサIDレジスタ
11.5.2. クレームレジスタ
11.5.3. ロックアクセス レジスタ
11.5.4. ロックステータス レジスタ
11.5.5. デバイスタイプ レジスタ
11.5.6. デバッグ識別レジスタ
11.6. デバッグイベント
11.6.1. ソフトウェア デバッグイベント
11.6.2. ホールト デバッグイベント
11.6.3. デバッグイベント時のプロセッサの動作
11.6.4. デバッグイベントの優先度
11.6.5. ウォッチポイント デバッグイベント
11.7. デバッグ例外
11.7.1. CP15レジスタおよびWFARへのデバッグ例外の影響
11.7.2. 回復不能な状態の回避
11.8. デバッグ状態
11.8.1. デバッグ状態への移行
11.8.2. デバッグ状態でのPCおよびCPSRの動作
11.8.3. デバッグ状態での命令の実行
11.8.4. デバッグ状態でのCPSRへの書き込み
11.8.5. 特権
11.8.6. レジスタおよびメモリへのアクセス
11.8.7. コプロセッサ命令
11.8.8. 非侵襲性デバッグへのデバッグ状態の影響
11.8.9. プロセッサのレジスタに対するデバッグイベントの影響
11.8.10. デバッグ状態での例外
11.8.11. デバッグ状態の終了
11.9. キャッシュデバッグ
11.9.1. デバッグ状態でのキャッシュの汚染
11.9.2. デバッグ状態でのキャッシュコヒーレンシ
11.9.3. キャッシュ使用のプロファイリング
11.10. 外部デバッグインタフェース
11.10.1. APB信号
11.10.2. その他のデバッグ信号
11.10.3. 認証信号
11.11. デバッグ機能の使用
11.11.1. デバッグ通信チャネル
11.11.2. ブレークポイントとウォッチポイントのプログラム
11.11.3. シングルステップ実行
11.11.4. デバッグ状態への移行
11.11.5. デバッグ状態の終了
11.11.6. デバッグ状態でのレジスタおよびメモリへのアクセス
11.12. 電力管理機能を持つシステムのデバッグ
11.12.1. 電力オフのエミュレート
12. FPUのプログラマモデル
12.1. FPUのプログラマモデルについて
12.1.1. FPUの機能
12.1.2. VFPv3-D16アーキテクチャについて
12.2. 汎用レジスタ
12.2.1. レジスタバンクのFPUビュー
12.3. システムレジスタ
12.3.1. 浮動小数点システムIDレジスタ、FPSID
12.3.2. 浮動小数点ステータスおよび制御レジスタ、FPSCR
12.3.3. 浮動小数点例外レジスタ、FPEXC
12.3.4. メディアおよびVFP機能レジスタ、MVFR0およびMVFR1
12.4. 動作モード
12.4.1. 完全準拠モード
12.4.2. Flush-to-Zeroモード
12.4.3. デフォルトNaNモード
12.5. IEEE 754規格への準拠
12.5.1. IEEE 754規格の完全な実装
12.5.2. IEEE 754規格の実装の選択
12.5.3. 例外
13. 統合テストレジスタ
13.1. 統合テストレジスタについて
13.2. 統合テストレジスタのプログラミングと読み出し
13.2.1. APBを使用したソフトウェアアクセス
13.3. 統合テストに使用されるプロセッサレジスタの概要
13.4. プロセッサ統合テスト
13.4.1. 統合テストレジスタの使用
13.4.2. 統合テストの実行
13.4.3. ITETMIFレジスタ(ETMインタフェース)
13.4.4. ITMISCOUTレジスタ(その他の出力)
13.4.5. ITMISCINレジスタ(その他の入力)
13.4.6. 統合モード制御レジスタ(ITCTRL)
14. サイクルタイミングとインターロック動作
14.1. サイクルタイミングとインターロック動作について
14.1.1. 命令実行の概要
14.1.2. 条件付き命令
14.1.3. フラグ設定命令
14.1.4. 用語の定義
14.1.5. アセンブラ言語構文
14.2. レジスタインターロックの例
14.3. データ処理命令
14.3.1. デスティネーションがPCでない場合のサイクルカウント
14.3.2. デスティネーションがPCの場合のサイクルカウント
14.3.3. インターロックの例
14.4. QADD、QDADD、QSUB、QDSUB命令
14.5. メディアデータ処理
14.6. 絶対差の和(SAD)
14.6.1. インターロックの例
14.7. 乗算
14.8. 除算
14.9. 分岐
14.10. プロセッサ状態更新命令
14.11. 単一ロード/ ストア命令
14.11.1. ベースレジスタの更新
14.12. ダブルワードのロード/ ストア命令
14.13. 複数ロード/ ストア命令
14.13.1. PCを含む複数ロード以外の、複数ロード/ ストア
14.13.2. PCがレジスタリストに含まれている場合の複数ロード
14.13.3. インターロックの例
14.14. RFE命令とSRS命令
14.15. 同期命令
14.16. コプロセッサ命令
14.17. SVC、BKPT、未定義、およびプリフェッチアボートが発生した命令
14.18. その他の命令
14.19. 浮動小数点レジスタ転送命令
14.20. 浮動小数点ロード/ ストア命令
14.21. 浮動小数点単精度データ処理命令
14.22. 浮動小数点倍精度データ処理命令
14.23. デュアル発行
14.23.1. デュアル発行の規則
14.23.2. 許可される組み合わせ
15. AC特性
15.1. プロセッサのタイミング
15.2. プロセッサのタイミングパラメータ
15.2.1. 入力ポートのタイミングパラメータ
15.2.2. 出力ポートのタイミングパラメータ
A. プロセッサ信号の説明
A.1. プロセッサ信号の説明について
A.2. グローバル信号
A.3. 構成信号
A.4. VICインタフェース信号を含む割り込み信号
A.5. レベル2インタフェース信号
A.5.1. AXIマスタポート
A.5.2. AXIマスタポートのエラー検出信号
A.5.3. AXIスレーブポート
A.5.4. AXIスレーブポートのエラー検出信号
A.6. TCMインタフェース信号
A.7. デュアルコア インタフェース信号
A.8. デバッグインタフェース信号
A.9. ETMインタフェース信号
A.10. テスト信号
A.11. MBIST信号
A.12. 検証信号
A.13. FPU信号
B. ECC方式
B.1. ECC方式選択のガイドライン
C. リビジョン
用語集

List of Figures

1. タイミング図の規則を表す記号
1.1. プロセッサのブロック図
1.2. プロセッサのフェッチとデコードのパイプラインステージ
1.3. Cortex-R4の発行および実行のパイプラインステージ
1.4. Cortex-R4Fの発行および実行のパイプラインステージ
2.1. バイト不変ビッグエンディアン(BE-8)形式
2.2. リトルエンディアン形式
2.3. レジスタ構成
2.4. プログラムステータス レジスタ
2.5. 割り込み開始シーケンス
3.1. パワーオン リセット
3.2. AXIインタフェースのクロック
4.1. システム制御および構成レジスタ
4.2. MPU制御および構成レジスタ
4.3. キャッシュ制御および構成レジスタ
4.4. TCM制御および構成レジスタ
4.5. システムパフォーマンス モニタレジスタ
4.6. システム検証レジスタ
4.7. メインIDレジスタの形式
4.8. キャッシュタイプ レジスタの形式
4.9. TCMタイプレジスタの形式
4.10. MPUタイプレジスタの形式
4.11. マルチプロセッサIDレジスタの形式
4.12. プロセッサ機能レジスタ0の形式
4.13. プロセッサ機能レジスタ1の形式
4.14. デバッグ機能レジスタ0の形式
4.15. メモリモデル機能レジスタ0の形式
4.16. メモリモデル機能レジスタ1の形式
4.17. メモリモデル機能レジスタ2の形式
4.18. メモリモデル機能レジスタ3の形式
4.19. 命令セット属性レジスタ0の形式
4.20. 命令セット属性レジスタ1の形式
4.21. 命令セット属性レジスタ2の形式
4.22. 命令セット属性レジスタ3の形式
4.23. 命令セット属性レジスタ4の形式
4.24. カレント キャッシュサイズ識別レジスタの形式
4.25. カレント キャッシュレベルIDレジスタの形式
4.26. キャッシュサイズ選択レジスタの形式
4.27. システム制御レジスタの形式
4.28. 補助制御レジスタの形式
4.29. 2次補助制御レジスタの形式
4.30. コプロセッサアクセス レジスタの形式
4.31. データフォールト ステータスレジスタの形式
4.32. 命令フォールト ステータスレジスタの形式
4.33. 補助フォールト ステータスレジスタの形式
4.34. MPU領域ベースアドレス レジスタの形式
4.35. MPU領域サイズおよびイネーブルレジスタの形式
4.36. MPU領域アクセス制御レジスタの形式
4.37. MPUメモリ領域番号レジスタの形式
4.38. キャッシュ操作
4.39. c7のセット/ ウェイ形式
4.40. キャッシュ操作のアドレス形式
4.41. BTCM領域レジスタ
4.42. ATCM領域レジスタ
4.43. スレーブポート制御レジスタ
4.44. nVAL IRQイネーブルセット レジスタの形式
4.45. nVAL FIQイネーブルセット レジスタの形式
4.46. nVALリセットイネーブルセット レジスタの形式
4.47. nVALデバッグ要求イネーブルセット レジスタの形式
4.48. nVAL IRQイネーブルクリア レジスタの形式
4.49. nVAL FIQイネーブルクリア レジスタの形式
4.50. nVALリセットイネーブルクリア レジスタの形式
4.51. nVALデバッグ要求イネーブルクリア レジスタの形式
4.52. nVALキャッシュサイズ オーバライドレジスタの形式
4.53. 訂正可能フォールト位置レジスタ - キャッシュ
4.54. 訂正可能フォールト位置レジスタ - TCM
4.55. ビルドオプション1レジスタの形式
4.56. ビルドオプション2レジスタの形式
6.1. PMNCレジスタの形式
6.2. CNTENSレジスタの形式
6.3. CNTENCレジスタの形式
6.4. FLAGレジスタの形式
6.5. SWINCRレジスタの形式
6.6. PMNXSELレジスタの形式
6.7. EVTSELxレジスタの形式
6.8. USERENレジスタの形式
6.9. INTENSレジスタの形式
6.10. INTENCレジスタの形式
7.1. オーバラップしているメモリ領域
7.2. オーバーレイによるスタック保護
7.3. オーバラップしているメモリのサブ領域
8.1. レベル1メモリシステムのブロック図
8.2. エラーの検出および訂正方式
8.3. 非シーケンシャルな読み出し操作を1回のRAMアクセスで行う例
8.4. シーケンシャルな読み出し操作を1回のRAMアクセスで行う例
11.1. 一般的なデバッグシステム
11.2. デバッグIDレジスタの形式
11.3. デバッグROMアドレスレジスタの形式
11.4. デバッグ自己アドレスオフセット レジスタの形式
11.5. デバッグステータスおよび制御レジスタの形式
11.6. ウォッチポイントフォールト アドレスレジスタの形式
11.7. ベクタキャッチ レジスタの形式
11.8. デバッグ状態キャッシュ制御レジスタの形式
11.9. デバッグ実行制御レジスタの形式
11.10. ブレークポイント制御レジスタの形式
11.11. ウォッチポイント制御レジスタの形式
11.12. OSロックステータス レジスタの形式
11.13. 認証ステータスレジスタの形式
11.14. PRCRの形式
11.15. PRSRの形式
11.16. クレームタグ セットレジスタの形式
11.17. クレームタグ クリアレジスタの形式
11.18. ロックステータス レジスタの形式
11.19. デバイスタイプ レジスタの形式
12.1. FPUのレジスタバンク
12.2. 浮動小数点システムIDレジスタの形式
12.3. 浮動小数点ステータスおよび制御レジスタの形式
12.4. 浮動小数点例外レジスタの形式
12.5. MVFR0レジスタの形式
12.6. MVFR1レジスタの形式
13.1. ITETMIFレジスタのビット割り当て
13.2. ITMISCOUTレジスタのビット割り当て
13.3. ITMISCINレジスタのビット割り当て
13.4. ITCTRLレジスタのビット割り当て

List of Tables

1.1. 構成可能なオプション
1.2. リセット時に構成可能なオプション
1.3. 製品の各種のバージョンに対応するID値
2.1. レジスタモード識別子
2.2. GE[3:0]の設定
2.3. PSRモードビットの値
2.4. 例外の開始と終了
2.5. 例外ベクタアドレス位置の構成
2.6. 例外ベクタ
2.7. Jazelleレジスタ命令の概要
3.1. リセットモード
4.1. システム制御コプロセッサのレジスタの機能
4.2. CP15レジスタと操作の概要
4.3. メインIDレジスタのビットの機能
4.4. キャッシュタイプ レジスタのビットの機能
4.5. TCMタイプレジスタのビットの機能
4.6. MPUタイプレジスタのビットの機能
4.7. プロセッサ機能レジスタ0のビットの機能
4.8. プロセッサ機能レジスタ1のビットの機能
4.9. デバッグ機能レジスタ0のビットの機能
4.10. メモリモデル機能レジスタ0のビットの機能
4.11. メモリモデル機能レジスタ1のビットの機能
4.12. メモリモデル機能レジスタ2のビットの機能
4.13. メモリモデル機能レジスタ3のビットの機能
4.14. 命令セット属性レジスタ0のビットの機能
4.15. 命令セット属性レジスタ1のビットの機能
4.16. 命令セット属性レジスタ2のビットの機能
4.17. 命令セット属性レジスタ3のビットの機能
4.18. 命令セット属性レジスタ4のビットの機能
4.19. カレント キャッシュサイズ識別レジスタのビットの機能
4.20. カレント キャッシュサイズ識別レジスタのビットフィールドとレジスタエンコード
4.21. カレント キャッシュレベルIDレジスタのビットの機能
4.22. キャッシュサイズ選択レジスタのビットの機能
4.23. システム制御レジスタのビットの機能
4.24. 補助制御レジスタのビットの機能
4.25. 2次補助制御レジスタのビットの機能
4.26. コプロセッサアクセス レジスタのビットの機能
4.27. フォールトステータス レジスタのエンコード
4.28. データフォールト ステータスレジスタのビットの機能
4.29. 命令フォールト ステータスレジスタのビットの機能
4.30. ADFSRとAIFSRのビットの機能
4.31. MPU領域ベースアドレス レジスタのビットの機能
4.32. 領域サイズレジスタのビットの機能
4.33. MPU領域アクセス制御レジスタのビットの機能
4.34. アクセスデータ許可ビットのエンコード
4.35. MPUメモリ領域番号レジスタのビットの機能
4.36. c7のセット/ ウェイビット
4.37. レベル1キャッシュサイズとセットフィールド幅との関係
4.38. c7のアドレス形式ビット
4.39. BTCM領域レジスタのビットの機能
4.40. ATCM領域レジスタのビットの機能
4.41. スレーブポート制御レジスタのビットの機能
4.42. nVAL IRQイネーブルセット レジスタのビットの機能
4.43. nVAL FIQイネーブルセット レジスタのビットの機能
4.44. nVALリセットイネーブルセット レジスタのビットの機能
4.45. nVALデバッグ要求イネーブルセット レジスタのビットの機能
4.46. nVAL IRQイネーブルクリア レジスタのビットの機能
4.47. nVAL FIQイネーブルクリア レジスタのビットの機能
4.48. nVALリセットイネーブルクリア レジスタのビットの機能
4.49. nVALデバッグ要求イネーブルクリア レジスタのビットの機能
4.50. nVALキャッシュサイズ オーバライドレジスタ
4.51. nVAL命令キャッシュおよびデータキャッシュのサイズのエンコード
4.52. 訂正可能フォールト位置レジスタ - キャッシュ
4.53. 訂正可能フォールト位置レジスタ - TCM
4.54. ビルドオプション1レジスタ
4.55. ビルドオプション2レジスタ
6.1. イベントバス インタフェースのビットの機能
6.2. PMNCレジスタのビットの機能
6.3. CNTENSレジスタのビットの機能
6.4. CNTENCレジスタのビットの機能
6.5. オーバフローフラグステータス レジスタのビットの機能
6.6. SWINCRレジスタのビットの機能
6.7. パフォーマンスカウンタ選択レジスタのビットの機能
6.8. EVTSELxレジスタのビットの機能
6.9. USERENレジスタのビットの機能
6.10. INTENSレジスタのビットの機能
6.11. INTENCレジスタのビットの機能
7.1. デフォルトのメモリマップ
7.2. メモリ属性の要約
7.3. TEX[2:0]、C、Bのエンコード
7.4. 内部と外部のキャッシュポリシーのエンコード
8.1. アボートのタイプ
8.2. キャッシュのパリティエラーに対する動作
8.3. キャッシュのECCエラーに対する動作
8.4. タグRAMビットの説明、パリティ付き
8.5. タグRAMビットの説明、ECC付き
8.6. タグRAMビットの説明、パリティ/ ECCなし
8.7. キャッシュサイズとタグRAMの構成
8.8. ダーティRAMラインの構成
8.9. 命令キャッシュのデータRAMのサイズ、パリティまたはECCなし
8.10. データキャッシュのデータRAMのサイズ、パリティまたはECCなし
8.11. 命令キャッシュのデータRAMのサイズ、パリティ付き
8.12. データキャッシュのデータRAMのサイズ、パリティ付き
8.13. データキャッシュRAMビット、パリティ付き
8.14. 命令キャッシュのデータRAMのサイズ、ECC付き
8.15. データキャッシュのデータRAMのサイズ、ECC付き
8.16. データキャッシュRAMビット、ECC付き
8.17. メモリタイプと対応する動作
9.1. AXIマスタインタフェースの属性
9.2. ARCACHEMとAWCACHEMのエンコード
9.3. ARUSERMとAWUSERMのエンコード
9.4. キャッシュ不可のLDRB
9.5. ストロングリオーダまたはデバイスメモリからのLDRH
9.6. ストロングリオーダまたはデバイスメモリからのLDRまたはLDM1
9.7. ストロングリオーダまたはデバイスメモリからのLDM5
9.8. ストロングリオーダまたはデバイスメモリへのSTRB
9.9. ストロングリオーダまたはデバイスメモリへのSTRH
9.10. ストロングリオーダまたはデバイスメモリへのSTRまたはSTM1
9.11. ストロングリオーダまたはデバイスメモリのワード0または1へのSTM7
9.12. AXIインタフェースでのラインフィルの動作
9.13. キャッシュラインのライトバック
9.14. キャッシュ不可のノーマルメモリからのLDRH
9.15. キャッシュ不可のノーマルメモリからのLDRまたはLDM1
9.16. キャッシュ不可のノーマルメモリまたはキャッシュが非稼働な場合のLDM5
9.17. キャッシュ可能なライトスルー、またはキャッシュ不可のノーマルメモリへのSTRH
9.18. キャッシュ可能なライトスルー、またはキャッシュ不可のノーマルメモリへのSTRまたはSTM1
9.19. 6ワードすべてが同じキャッシュラインに含まれている場合のAXIトランザクションの分割
9.20. データが2つのキャッシュラインにまたがる場合のAXIトランザクションの分割
9.21. キャッシュ不可のLDRまたはLDM1がキャッシュラインの境界にまたがる場合
9.22. キャッシュ可能ライトスルーまたはキャッシュ不可のSTRHがキャッシュラインの境界にまたがる場合
9.23. ストロングリオーダまたはデバイスタイプのメモリへのAXIトランザクション
9.24. キャッシュ不可ノーマルまたはキャッシュ可能ライトスルーのメモリに対してのAXIトランザクション
9.25. AXIスレーブインタフェースの属性
9.26. RAM領域のデコード
9.27. TCMチップセレクトのデコード
9.28. 各種TCM RAMサイズに対応するMSBビット
9.29. キャッシュRAMのチップセレクトのデコード
9.30. キャッシュのタグ/ 有効RAMのバンク/ アドレスデコード
9.31. キャッシュのデータRAMのバンク/ アドレスデコード
9.32. データ形式、命令キャッシュおよびデータキャッシュ、パリティまたはECCなし
9.33. データ形式、命令キャッシュおよびデータキャッシュ、パリティあり
9.34. データ形式、命令キャッシュ、ECCあり
9.35. データ形式、データキャッシュ、ECCあり
9.36. 読み出し用のタグレジスタ形式、パリティまたはECCなし
9.37. 読み出し用のタグレジスタ形式、パリティあり
9.38. 読み出し用のタグレジスタ形式、ECCあり
9.39. 書き込み用のタグレジスタ形式、パリティまたはECCなし
9.40. 書き込み用のタグレジスタ形式、パリティあり
9.41. 書き込み用のタグレジスタ形式、ECCあり
9.42. ダーティレジスタの形式、パリティまたはエラー処理方式なし
9.43. ダーティレジスタの形式、ECCあり
11.1. CP14デバッグレジスタへのアクセス
11.2. CP14デバッグレジスタの概要
11.3. メモリマップされたデバッグレジスタ
11.4. 外部デバッグインタフェースのアクセス許可
11.5. レジスタの説明で使用される用語
11.6. CP14デバッグレジスタのマップ
11.7. デバッグIDレジスタの機能
11.8. デバッグROMアドレスレジスタの機能
11.9. デバッグ自己アドレスオフセット レジスタの機能
11.10. デバッグステータスおよび制御レジスタの機能
11.11. データ転送レジスタの機能
11.12. ウォッチポイントフォールト アドレスレジスタの機能
11.13. ベクタキャッチ レジスタの機能
11.14. デバッグ状態キャッシュ制御レジスタの機能
11.15. デバッグ実行制御レジスタの機能
11.16. ブレークポイント値レジスタの機能
11.17. ブレークポイント制御レジスタの機能
11.18. BVRのビット[22:20] の意味
11.19. ブレークポイント値レジスタの機能
11.20. ウォッチポイント制御レジスタの機能
11.21. OSロックステータス レジスタの機能
11.22. 認証ステータスレジスタのビットの機能
11.23. PRCRの機能
11.24. PRSRの機能
11.25. 管理レジスタ
11.26. プロセッサIDレジスタ
11.27. クレームタグ セットレジスタの機能
11.28. クレームタグ クリアレジスタの機能
11.29. ロックステータス レジスタの機能
11.30. デバイスタイプ レジスタの機能
11.31. ペリフェラル識別レジスタ
11.32. ペリフェラル識別レジスタのフィールド
11.33. ペリフェラルIDレジスタ0の機能
11.34. ペリフェラルIDレジスタ1の機能
11.35. ペリフェラルIDレジスタ2の機能
11.36. ペリフェラルIDレジスタ3の機能
11.37. ペリフェラルIDレジスタ4の機能
11.38. コンポーネント識別レジスタ
11.39. デバッグイベント時のプロセッサの動作
11.40. 例外後のリンクレジスタの値
11.41. デバッグ状態への移行後に読み出されるPCの値
11.42. 認証信号の制限
11.43. 単純なブレークポイント用にBCRに書き込む値
11.44. 単純なウォッチポイント用にWCRに書き込む値
11.45. ウォッチポイント対象のオブジェクトに対応するバイトアドレス マスクの例
12.1. VFPシステムレジスタ
12.2. VFPシステムレジスタへのアクセス
12.3. FPSIDレジスタのビットの機能
12.4. FPSCRレジスタのビットの機能
12.5. 浮動小数点例外レジスタのビットの機能
12.6. MVFR0レジスタのビットの機能
12.7. MVFR1レジスタのビットの機能
12.8. デフォルトNaN値
12.9. QNaNとSNaNの処理
13.1. 統合テストレジスタの概要
13.2. 統合テストレジスタで制御可能な出力信号
13.3. 統合テストレジスタで読み出し可能な入力信号
13.4. ITETMIFレジスタのビット割り当て
13.5. ITMISCOUTレジスタのビット割り当て
13.6. ITMISCINレジスタのビット割り当て
13.7. ITCTRLレジスタのビット割り当て
14.1. サイクルタイミング用語の定義
14.2. レジスタインターロックの例
14.3. デスティネーションがPCでない場合のデータ処理命令のサイクルタイミング動作
14.4. デスティネーションがPCである場合のデータ処理命令のサイクルタイミング動作
14.5. QADD、QDADD、QSUB、QDSUB命令のサイクルタイミング動作
14.6. メディアデータ処理命令のサイクルタイミング動作
14.7. 絶対差の和命令のタイミング動作
14.8. インターロックの例
14.9. 乗算命令のサイクルタイミング動作の例
14.10. 分岐命令のサイクルタイミング動作
14.11. プロセッサ状態更新命令のサイクルタイミング動作
14.12. PCへのロードを除くロード/ ストアのサイクルタイミング動作
14.13. PCへのロードのサイクルタイミング動作
14.14. LDR命令で使用される<addr_md_1cycle>と<addr_md_3cycle>の例
14.15. ダブルワードロード/ ストア命令のサイクルタイミング動作
14.16. LDRD命令で使用される<addr_md_1cycle>と<addr_md_3cycle>の例
14.17. PCを含む複数ロード以外の、複数ロード/ ストアのサイクルタイミング動作
14.18. PCがレジスタリストに含まれている場合の、複数ロードのサイクルタイミング動作(64ビットアラインド)
14.19. RFE命令とSRS命令のサイクルタイミング動作
14.20. 同期命令のサイクルタイミング動作
14.21. コプロセッサ命令のサイクルタイミング動作
14.22. SVC命令、BKPT命令、未定義命令、およびプリフェッチアボートが発生した命令のサイクルタイミング動作
14.23. IT命令とNOP命令のサイクルタイミング動作
14.24. 浮動小数点レジスタ転送命令のサイクルタイミング動作
14.25. 浮動小数点ロード/ ストア命令のサイクルタイミング動作
14.26. 浮動小数点単精度データ処理命令のサイクルタイミング動作
14.27. 浮動小数点倍精度データ処理命令のサイクルタイミング動作
14.28. 許可される命令の組み合わせ
15.1. その他の入力ポートのタイミングパラメータ
15.2. 構成入力ポートのタイミングパラメータ
15.3. 割り込み入力ポートのタイミングパラメータ
15.4. AXIマスタ入力ポートのタイミングパラメータ
15.5. AXIスレーブ入力ポートのタイミングパラメータ
15.6. デバッグ入力ポートのタイミングパラメータ
15.7. ETM入力ポートのタイミングパラメータ
15.8. テスト入力ポートのタイミングパラメータ
15.9. TCMインタフェース入力ポートのタイミングパラメータ
15.10. その他の出力ポートのタイミングパラメータ
15.11. 割り込み出力ポートのタイミングパラメータ
15.12. AXIマスタ出力ポートのタイミングパラメータ
15.13. AXIスレーブ出力ポートのタイミングパラメータ
15.14. デバッグインタフェース出力ポートのタイミングパラメータ
15.15. ETMインタフェース出力ポートのタイミングパラメータ
15.16. テスト出力ポートのタイミングパラメータ
15.17. TCMインタフェース出力ポートのタイミングパラメータ
15.18. FPU出力ポートのタイミングパラメータ
A.1. グローバル信号
A.2. 構成信号
A.3. 割り込み信号
A.4. レベル2インタフェースのAXIマスタポート信号
A.5. AXIマスタポートのエラー検出信号
A.6. レベル2インタフェースのAXIスレーブポート信号
A.7. AXIスレーブポートのエラー検出信号
A.8. ATCMポート信号
A.9. B0TCMポート信号
A.10. B1TCMポート信号
A.11. デュアルコア インタフェース信号
A.12. デバッグインタフェース信号
A.13. その他のデバッグ信号
A.14. ETMインタフェース信号
A.15. テスト信号
A.16. MBIST信号
A.17. 検証信号
A.18. FPU信号
C.1. B版とC版の相違点
C.2. C版とD版の相違点
C.3. D版とE版の相違点
C.4. E版とF版の相違点

著作権

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製品ステータス

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Revision History
Revision A2006年5月15日r0p1用の最初のリリース
Revision B2007年10月22日r1p2用の最初のリリース
Revision C2008年6月16日r1p3用の最初のリリース
Revision D2009年9月11日r1p3用の2番目のリリース
Revision E2009年11月20日r1p3対応のための更新
Revision F2010年2月12日r1p3対応のための更新
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