Cortex™-A9 MPCore テクニカルリファレンス マニュアル

リビジョン:r2p2


Table of Contents

1. 序章
本書について
製品リビジョンステータス
対象読者
本書の使用法
表記規則
書体の一般的な規則
タイミング図
信号
参照資料
ARMの刊行物
社外の出版物
ご意見・ご質問
製品に関するご意見
本書の内容に関するご意見
1. はじめに
1.1. Cortex-A9 MPCoreプロセッサについて
1.2. 構成可能なオプション
1.3. プライベートメモリ領域
1.4. インタフェース
1.4.1. AMBA AXIインタフェース
1.4.2. デバッグインタフェース
1.4.3. テスト設計用インタフェース
1.4.4. 割り込みインタフェース
1.5. MPCoreに関する考慮事項
1.5.1. Cortex-A9 MPCoreのコヒーレンシについて
1.5.2. マルチプロセッサでの用途を持つレジスタ
1.5.3. 保守操作のブロードキャスト
1.6. 製品リビジョン
1.6.1. r0p0とr0p1の機能的な違い
1.6.2. r1p0とr0p1の機能的な違い
1.6.3. r2p0とr1p0の機能的な違い
1.6.4. r2p1とr2p0の機能的な違い
1.6.5. r2p2とr2p1の機能的な違い
2. スヌープ制御ユニット
2.1. SCUについて
2.1.1. TrustZone拡張機能
2.1.2. SCUのイベント監視
2.2. SCUレジスタ
2.2.1. SCU制御レジスタ
2.2.2. SCU構成レジスタ
2.2.3. SCU CPU電力ステータスレジスタ
2.2.4. SCUセキュア状態における全無効化レジスタ
2.2.5. フィルタリング開始アドレスレジスタ
2.2.6. フィルタリング終了アドレスレジスタ
2.2.7. SCUアクセス制御レジスタ(SAC)レジスタ
2.2.8. SCU非セキュアアクセス制御レジスタ
2.3. AMBA AXIマスタポート インタフェース
2.3.1. AXI発行機能
2.3.2. Cortex-A9 MPCoreのAXIトランザクション
2.3.3. AXIトランザクションID
2.3.4. AXI USER属性のエンコード
2.3.5. アドレスフィルタリング機能
2.3.6. AXIマスタインタフェースのクロック
2.3.7. ACPインタフェースのクロック
2.4. アクセラレータコヒーレンシ ポート
2.4.1. ACP要求
2.4.2. ACPの制限
2.5. WFE/SEVを使用しての外部エージェントとのイベント通信
3. 割り込みコントローラ
3.1. 割り込みコントローラについて
3.1.1. 割り込みコントローラのクロック周波数
3.1.2. 割り込み分配器の割り込みソース
3.2. セキュリティ拡張機能のサポート
3.2.1. 優先度の形式
3.2.2. CFGSDISABLEの使用
3.3. 分配器のレジスタの説明
3.3.1. 分配器制御レジスタ
3.3.2. 割り込みコントローラタイプ レジスタ
3.3.3. 割り込みプロセッサターゲット レジスタ
3.3.4. 割り込み構成レジスタ
3.3.5. 分配器実装者識別レジスタ
3.3.6. PPIステータスレジスタ
3.3.7. SPIステータスレジスタ
3.4. 割り込みインタフェースレジスタの説明
3.4.1. CPUインタフェース実装識別レジスタ
4. グローバルタイマ、プライベートタイマ、ウォッチドッグのレジスタ
4.1. プライベートタイマとウォッチドッグのブロックについて
4.1.1. タイマの周期の計算
4.1.2. セキュリティ拡張機能
4.2. プライベートタイマとウォッチドッグのレジスタ
4.2.1. プライベートタイマ ロードレジスタ
4.2.2. プライベートタイマ カウンタレジスタ
4.2.3. プライベートタイマ制御レジスタ
4.2.4. プライベートタイマ割り込みステータスレジスタ
4.2.5. ウォッチドッグロード レジスタ
4.2.6. ウォッチドッグカウンタ レジスタ
4.2.7. ウォッチドッグ制御レジスタ
4.2.8. ウォッチドッグ割り込みステータスレジスタ
4.2.9. ウォッチドッグ リセットステータス レジスタ
4.2.10. ウォッチドッグディセーブル レジスタ
4.3. グローバルタイマについて
4.4. グローバルタイマのレジスタ
4.4.1. グローバルタイマ カウンタレジスタ、0x00および0x04
4.4.2. グローバルタイマ制御レジスタ
4.4.3. グローバルタイマ割り込みステータスレジスタ
4.4.4. コンパレータ値レジスタ、0x10および0x14
4.4.5. 自動インクリメントレジスタ、0x18
5. クロック、リセット、電力管理
5.1. クロック
5.2. リセット
5.2.1. Cortex-A9 MPCoreのパワーオン リセット
5.2.2. Cortex-A9 MPCoreのソフトウェアリセット
5.2.3. 個別のプロセッサのパワーオン リセット
5.2.4. 個別のプロセッサのソフトウェアリセット
5.2.5. 個別のプロセッサのパワーオンSIMD MPEリセット
5.2.6. Cortex-A9 MPCoreのデバッグリセット
5.2.7. 個別のプロセッサのデバッグリセット
5.2.8. 個別のプロセッサのウォッチドッグフラグ リセット
5.3. 電力管理
5.3.1. 個別のCortex-A9プロセッサの電力管理
5.3.2. 電力管理コントローラとの通信
5.3.3. Cortex-A9 MPCoreの電力ドメイン
5.3.4. マルチプロセッサの起動
6. デバッグ
6.1. 外部デバッグインタフェース信号
6.2. Cortex-A9 MPCoreのAPBデバッグインタフェースとメモリマップ
6.2.1. 単一Cortex-A9プロセッサの構成
6.2.2. Cortex-A9プロセッサ2つの構成
6.2.3. Cortex-A9プロセッサ3つの構成
6.2.4. Cortex-A9プロセッサ4つの構成
A. 信号の説明
A.1. クロック信号とクロック制御信号
A.2. リセットおよびリセット制御の信号
A.3. 割り込み
A.4. 構成信号
A.5. WFEとWFIのスタンバイ信号
A.6. 電力管理信号
A.7. AXIインタフェース
A.7.1. AXI Master0信号
A.7.2. AXI Master1信号
A.7.3. AXI ACP信号
A.8. パフォーマンス監視信号
A.9. 例外フラグ信号
A.10. パリティエラー信号
A.11. MBISTインタフェース
A.12. スキャンテスト信号
A.13. 外部デバッグインタフェース
A.13.1. 認証インタフェース
A.13.2. APBインタフェース信号
A.13.3. クロストリガ インタフェースの信号
A.13.4. その他のデバッグインタフェース信号
A.14. PTMインタフェース信号
B. リビジョン
用語集

List of Figures

1. タイミング図の表記に使用される記号
1.1. マルチプロセッサ構成の例
2.1. SCU制御レジスタのビット割り当て
2.2. SCU構成レジスタのビット割り当て
2.3. SCU CPU電力ステータスレジスタのビット割り当て
2.4. SCUセキュア状態における全無効化レジスタのビット割り当て
2.5. フィルタリング開始アドレスレジスタのビット割り当て
2.6. フィルタリング終了アドレスレジスタのビット割り当て
2.7. SCUアクセス制御レジスタのビット割り当て
2.8. SCU非セキュアアクセス制御レジスタのビット割り当て
2.9. 2対3比率でのスレーブからマスタへの入力データ
2.10. 2対5比率でのスレーブからマスタへの入力データ
2.11. 2対3比率でのマスタからスレーブへの出力データ
2.12. 2対5比率でのマスタからスレーブへの出力データ
2.13. ACLKENSタイミングの例
3.1. セキュアアクセスでのICDDCRのビット割り当て
3.2. 非セキュアアクセスでのICDDCRのビット割り当て
3.3. ICDICTRのビット割り当て
3.4. ICDIIDRのビット割り当て
3.5. ppi_statusレジスタのビット割り当て
3.6. spi_statusレジスタのビット割り当て
3.7. spi_statusレジスタのアドレスマップ
3.8. ICCIIDRのビット割り当て
4.1. プライベートタイマ制御レジスタのビット割り当て
4.2. プライベートタイマ割り込みステータスレジスタのビット割り当て
4.3. ウォッチドッグ制御レジスタのビット割り当て
4.4. ウォッチドッグ割り込みステータスレジスタのビット割り当て
4.5. ウォッチドッグ リセットステータス レジスタのビット割り当て
4.6. グローバルタイマ制御レジスタのビット割り当て
4.7. グローバルタイマ割り込みステータスレジスタのビット割り当て
5.1. 3対1のタイミング比率
5.2. Cortex-A9 MPCoreの電力ドメインとクランプ
6.1. Cortex-A9 MPCore設計の外部デバッグインタフェース信号

List of Tables

1.1. Cortex-A9 MPCoreプロセッサの構成可能なオプション
1.2. プライベートメモリ領域に対して許可されるアクセスサイズ
1.3. Cortex-A9 MPCoreのプライベートメモリ領域
2.1. SCUレジスタの概要
2.2. SCU制御レジスタのビット割り当て
2.3. SCU構成レジスタのビット割り当て
2.4. SCU CPU電力ステータスレジスタのビット割り当て
2.5. SCUセキュア状態における全無効化レジスタのビット割り当て
2.6. フィルタリング開始アドレスレジスタのビット割り当て
2.7. フィルタリング終了アドレスレジスタのビット割り当て
2.8. SCUアクセス制御レジスタのビット割り当て
2.9. SCU非セキュアアクセス制御レジスタのビット割り当て
2.10. AXIマスタインタフェースの属性
2.11. ARIDのエンコード
2.12. AWIDMxのエンコード
2.13. ARUSERMx[6:0] のエンコード
2.14. AWUSERMx[8:0] のエンコード
3.1. 分配器のレジスタの概要
3.2. セキュアアクセスでのICDDCRのビット割り当て
3.3. 非セキュアアクセスでのICDDCRのビット割り当て
3.4. ICDICTRのビット割り当て
3.5. ICDIIDRのビット割り当て
3.6. ppi_statusレジスタのビット割り当て
3.7. spi_statusレジスタのビット割り当て
3.8. Cortex-A9プロセッサインタフェース レジスタの概要
3.9. ICCIIDRのビット割り当て
4.1. タイマとウォッチドッグのレジスタ 
4.2. プライベートタイマ制御レジスタのビット割り当て 
4.3. ウォッチドッグ制御レジスタのビット割り当て 
4.4. グローバルタイマのレジスタ
4.5. グローバルタイマ制御レジスタのビット割り当て 
5.1. Cortex-A9 MPCoreシステムのリセットの組み合わせ
5.2. Cortex-A9 MPCoreの電力モード
A.1. Cortex-A9 MPCoreのクロック信号とクロック制御信号
A.2. リセット信号
A.3. リセットクロック制御信号
A.4. ウォッチドッグ要求リセット信号
A.5. 割り込みライン信号
A.6. 構成信号
A.7. セキュリティ制御信号
A.8. スタンバイ信号とイベント待ち信号
A.9. 電力制御インタフェースの信号
A.10. AXI Master0の書き込みアドレス信号
A.11. AXI Master0の書き込みデータ信号
A.12. AXI Master0の書き込み応答信号
A.13. AXI Master0の読み出しアドレス信号
A.14. M0上のL2C-310信号
A.15. AXI Master0の読み出しデータ信号
A.16. AXI Master0のクロックイネーブル信号
A.17. AXI ACPの書き込みアドレス信号
A.18. AXI ACPの書き込みデータ信号
A.19. AXI ACPの書き込み応答信号
A.20. AXI ACPの読み出しアドレス信号
A.21. AXI ACPの読み出しデータ信号
A.22. ACLKENS信号
A.23. パフォーマンス監視信号
A.24. 例外フラグ信号
A.25. エラー報告用の信号
A.26. MBISTインタフェース信号
A.27. パリティサポートが実装されている場合のMBIST信号
A.28. パリティサポートが実装されていない場合のMBIST信号
A.29. スキャンテスト信号
A.30. 認証インタフェース信号
A.31. APBインタフェース信号
A.32. クロストリガ インタフェースの信号
A.33. その他のデバッグ信号
A.34. PTMインタフェース信号
B.1. A版
B.2. A版とB版の相違点
B.3. B版とC版の相違点
B.4. C版とD版の相違点
B.5. D版とF版の相違点

著作権

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製品ステータス

本書の情報は最終版であり、開発済み製品に対応しています。

Revision History
Revision A2008年4月4日r0p0用の最初のリリース
Revision B2008年7月8日r0p1用の最初のリリース
Revision C2008年12月16日r1p0の最初のリリース
Revision D2009年10月2日r2p0の最初のリリース
Revision E 2009年11月27日 r2p0用の2番目のリリース
Revision F2010年4月30日r2p2の最初のリリース
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Non-ConfidentialID013111