A.1. MBISTコントローラのインタフェース信号

パリティなしの構成でのMBISTコントローラのインタフェース信号を、Table A.1に示します。

Table A.1. パリティなし構成でのMBISTコントローラのインタフェース信号

信号タイプ説明
MBISTOUTDATA[255:0]入力

Cortex-A9プロセッサからのMBISTデータ出力

MBISTADDR[10:0]出力

MBISTアドレス

MBISTARRAY[19:0]出力

MBIST RAMのチップイネーブル。いずれか1つのビットのみがアクティブになります。Table A.3を参照して下さい。

MBISTINDATA[63:0]出力

Cortex-A9プロセッサへのMBISTデータ入力

MBISTBE[25:0]出力MBIST書き込みイネーブル
MBISTWRITEEN出力グローバル書き込みイネーブル

パリティ付きの構成でのMBISTコントローラのインタフェース信号を、Table A.2に示します。

Table A.2. パリティ付き構成でのMBISTコントローラのインタフェース信号

信号タイプ説明
MBISTOUTDATA[278:0]入力

Cortex-A9プロセッサからのMBISTデータ出力

MBISTADDR[10:0]出力

MBISTアドレス

MBISTARRAY[19:0]出力

MBIST RAMのチップイネーブル。いずれか1つのビットのみがアクティブになります。Table A.3を参照して下さい。

MBISTINDATA[71:0]出力

Cortex-A9プロセッサへのMBISTデータ入力

MBISTBE[32:0]出力MBIST書き込みイネーブル
MBISTWRITEEN出力グローバル書き込みイネーブル

Table A.3. MBISTARRAYのチップイネーブル(1ビットのみアクティブ)

MBISTARRAYビットRAM名
0BTAC RAM制御アレイ0およびターゲットアレイ0
1BTAC RAM制御アレイ1およびターゲットアレイ1
2命令キャッシュタグRAMアレイ0および1
3命令キャッシュタグRAMアレイ2および3
4命令キャッシュデータRAMウェイ0(ブロック0および1)
5命令キャッシュデータRAMウェイ1(ブロック2および3)
6命令キャッシュデータRAMウェイ2(ブロック4および5)
7命令キャッシュデータRAMウェイ3(ブロック6および7)
8グローバル履歴バッファ
9TLB RAMアレイ0
10TLB RAMアレイ1
11データキャッシュ タグRAMアレイ0および1
12データキャッシュ タグRAMアレイ2および3
13データキャッシュ データRAMウェイ0(ブロック0および4)
14データキャッシュ データRAMウェイ1(ブロック1および5)
15データキャッシュ データRAMウェイ2(ブロック2および6)
16データキャッシュ データRAMウェイ3(ブロック3および7)
17ドータRAM
18SCUタグRAMアレイ0および1
19SCUタグRAMアレイ2および3

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