2.1.1.  MBISTコントローラインタフェース

MBISTコントローラには、MBISTポートが1つ存在します。Appendix A 信号の説明を参照して下さい。MBISTコントローラから同時にアクセス可能なRAMは1セットのみです。

Cortex-A9 MPCore実装では、MBISTモードで次に示すピンをLOWに固定する必要があります。

MAXCLKLATENCYは、いずれかの値に駆動する必要があります。言いかえれば、非駆動にすることはできません。

Cortex-A9ユニプロセッサ実装では、MBISTモードで次に示すピンをLOWに固定する必要があります。

MAXCLKLATENCYは、いずれかの値に駆動する必要があります。言いかえれば、非駆動にすることはできません。

MBISTインタフェース信号を、Table 2.1に示します。

Table 2.1. MBISTインタフェース信号

名前タイプ説明
nRESET入力グローバルのアクティブLOWリセット信号
CLK入力アクティブHIGHのクロック信号。このクロックは、Cortex-A9プロセッサのロジックを駆動します。
MBISTOUTDATA[255:0]出力

すべてのキャッシュRAMブロックからのデータ出力バス

MBISTENABLE入力

キャッシュRAMアレイ用の選択信号。この信号は、テスト用にキャッシュRAMアレイへアクセスするマルチプレクサへの選択入力です。MBISTENABLEがアサートされているとき、マルチプレクサへの他のすべての選択入力に優先します。

MBISTARRAY[19:0]入力

テスト用のRAMアレイを選択するチップイネーブルで、1ビットのみがアクティブになります。

MBISTBE[25:0]入力

すべてのRAMアレイ用のグローバル書き込みイネーブル信号

MBISTWRITEEN入力グローバル書き込みイネーブル
MBISTADDR[10:0]入力

キャッシュRAMアレイ用のアドレス信号

MBISTINDATA[63:0]入力

RAMアレイへのデータバス。すべてのRAMアレイがデータ幅の全体を使用するわけではありません。

MBISTRUN入力メモリテストを開始します。
MBISTDSHIFT入力選択されたディスパッチユニット データログ レジスタのシフトイネーブル
MBISTSHIFT入力MBIST命令レジスタ(MBIR)の連続ロードを行います。

MBISTコントローラを使用して、Cortex-A9プロセッサのコンパイル済みRAMをテストできます。また、独自のMBISTコントローラを設計することもできます。

休眠/ 電力オフラッパが実装されている場合、Cortex-A9プロセッサでMBISTが正しく実行されるようにするには、Cortex-A9プロセッサインタフェースの信号を、Table 2.2に示されているように設定する必要があります。

対称CPU構成のRAMは並列にテストします。例えば、対称設計のすべてのタグRAMを並列にテストできます。各CPUに対して、BISTINDATAを使用して同じデータを送信し、結果はBISTOUTDATAで並列に読み出します。

非統一構成では、各CPUのRAMを別々にテストする必要があります。

Table 2.2. MBIST用のCortex-A9信号の設定

信号名設定
CPURAMCLAMP[3:0]4'b0000
CPUCLAMP[3:0]4'b0000
RVALIDM11'b0
SCURAMCLAMP1'b0

パリティなしの構成について、MBISTコントローラと、テスト対象のRAMとの間のインタフェースを、Table 2.3に示します。

Table 2.3. パリティなしのRAMアレイとMBISTコントローラとのインタフェース

RAM名MBISTARRAYビットMBISTINDATAビットMBISTBEビットMBISTOUTDATAビット最大アドレスビット
SCUタグRAMウェイ3[19][22:0][22:0][54:32][8:0]
SCUタグRAMウェイ2[19][22:0][22:0][22:0][8:0]
SCUタグRAMウェイ1[18][22:0][22:0][54:32][8:0]
SCUタグRAMウェイ0[18][22:0][22:0][22:0][8:0]
ドータRAM[17][11:0][11:0][11:0][8:0]
データキャッシュ データRAMウェイ3(アレイ3、7)[16][63:0][7:0][63:0][10:0]
データキャッシュ データRAMウェイ2(アレイ2、6)[15][63:0][7:0][63:0][10:0]
データキャッシュ データRAMウェイ1(アレイ1、5)[14][63:0][7:0][63:0][10:0]
データキャッシュ データRAMウェイ0(アレイ0、4)[13][63:0][7:0][63:0][10:0]
データキャッシュ タグRAMアレイ3[12][25:0][25:0][57:32][8:0]
データキャッシュ タグRAMアレイ2[12][25:0][25:0][25:0][8:0]
データキャッシュ タグRAMアレイ1[11][25:0][25:0][57:32][8:0]
データキャッシュ タグRAMアレイ0[11][25:0][25:0][25:0][8:0]
TLB RAMアレイ1[10][60:0] -[60:0][5:0]
TLB RAMアレイ0[9][60:0] -[60:0][5:0]

グローバル履歴バッファアレイ0、1、2、3

[8][15:0][15:0][15:0][8:0]
命令キャッシュデータRAMアレイ7(ウェイ3 HIGH)[7][63:32]-[63:32][10:0]
命令キャッシュデータRAMアレイ6(ウェイ3 LOW)[7][31:0]-[31:0][10:0]
命令キャッシュデータRAMアレイ5(ウェイ2 HIGH)[6][63:32]-[63:32][10:0]
命令キャッシュデータRAMアレイ4(ウェイ2 LOW)[6][31:0]-[31:0][10:0]
命令キャッシュデータRAMアレイ3(ウェイ1 HIGH)[5][63:32]-[63:32][10:0]
命令キャッシュデータRAMアレイ2(ウェイ1 LOW)[5][31:0]-[31:0][10:0]
命令キャッシュデータRAMアレイ1(ウェイ0 HIGH)[4][63:32]-[63:32][10:0]
命令キャッシュデータRAMアレイ0(ウェイ0 LOW)[4][31:0]-[31:0][10:0]
命令キャッシュタグRAM アレイ3[3][21:0]-[53:32][8:0]
命令キャッシュタグRAM アレイ2[3][21:0]-[21:0][8:0]
命令キャッシュタグRAM アレイ1[2][21:0]-[53:32][8:0]
命令キャッシュタグRAM アレイ0[2][21:0]-[21:0][8:0]

BTAC RAMターゲットアレイ1

[1][63:32]-[63:32][7:0]

BTAC RAM制御アレイ1

[1][27:0]-[27:0][7:0]

BTAC RAMターゲットアレイ0

[0][63:32]-[63:32][7:0]

BTAC RAM制御アレイ0

[0][27:0] -[27:0][7:0]

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