Appendix B. リビジョン

この付録では、本書の各版の技術的な相違点について説明します。

Table B.1. A版とB版の相違点

変更内容場所
技術的変更なし-

Table B.2. B版とC版の相違点

変更内容場所
MBISTコントローラについての記述の更新MBISTコントローラについて
MBISTコントローラの信号の更新Figure 1.2
MBISTコントローラのインタフェース信号の更新Figure 1.4
信号名と設定の更新Table 2.2
MBISTコントローラインタフェースのビット情報の更新Table 2.3
命令キャッシュタグRAMのデータ入力の明確化Figure 2.3
命令キャッシュタグRAMのデータ出力の明確化Figure 2.4
タグRAM制御の明確化Table 2.6
TLB RAMの説明の更新TLB RAM
分岐先アドレスキャッシュRAMの説明の更新分岐先アドレスキャッシュRAM

Table B.3. C版とD版の相違点

変更内容場所
パリティ付きのMBISTコントローラ図の追加図 1-3 (ページ 1-4)
パリティ付き構成のMBIST信号の追加表 1-2 (ページ 1-6)
パリティ付き構成でのMBISTINDATAおよびMBISTOUTDATAのサイズについての情報の追加MBISTINDATAとMBISTOUTDATAのマッピング
パターンの説明から矢印を削除パターン仕様
データログのエラーデータ出力サイズを72ビットに変更

図 4-1 (ページ 4-2)

フィールドの説明

パリティ付きとパリティなしの両方の構成について、MBISTデータログレジスタの形式を追加MBISTデータログレジスタについて
パリティ付きとパリティなしの両方の構成について、フィールドの説明を追加フィールドの説明
パリティ付きのMBISTコントローラインタフェース信号を追加表 A-2 (ページ A-2)

Table B.4. D版とE版の相違点

変更内容場所
技術的変更なし-

Table B.5. D版とF版の相違点

変更内容場所
参考資料にCortex-A9マルチプロセッサTRMを追加ARMの刊行物
テクニカルリファレンス マニュアルのリセットシーケンスへの参照を追加MBISTコントローラについて
LOWに固定するピンの一覧の追加 MBISTコントローラインタフェース
ビットフィールドの説明とタイトルを一致MBISTINDATAとMBISTOUTDATAのマッピング
図とテキストの修正 命令キャッシュデータRAMおよびデータキャッシュ データRAM
命令タグ、データタグ、SCUタグのRAM
外部RAM
分岐先アドレスキャッシュRAM
TLB RAM
グローバル履歴バッファRAM
プロセッサのタイミングについての相互参照を追加タイミング
図の修正Figure 2.20
 Figure 2.26
ビットフィールドとタイトルの一致CPUオンフィールド、MBIR[39:36]
MBIRの値の訂正Table 3.6

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