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ここでは、各種のRAMアレイがMBISTINDATAとMBISTOUTDATAにどのようにマッピングされるかについて説明します。
命令キャッシュデータRAMは、ビットMBISTARRAY[7:4] を使用して選択されます。データキャッシュ データRAMは、ビットMBISTARRAY[16:13] を使用して選択されます。このキャッシュはバイト書き込み可能です。すべての書き込みイネーブルビットは、別々に制御可能な必要があります。
両方のキャッシュは、関連するデータを格納するための8つのRAMアレイで構成されます。詳細については、Table 2.3を参照して下さい。両方のデータキャッシュについて、2つのアレイが並列にテストされ、それぞれのCPUに同じデータが送信されます。n
= 0
からn = 3
までについて、データ入力およびデータ出力パスは、Figure 2.1およびFigure 2.2に示されているようにマッピングされます。
パリティ付きの構成では、MBISTINDATAの幅はMBISTINDATA[71:0] です。
パリティ付きの構成では、MBISTOUTDATAの幅はMBISTOUTDATA[287:0] です。
命令キャッシュデータRAMはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。データキャッシュ データRAMはバイト書き込み可能で、Table 2.4に示されているようにMBISTBE[3:0] により制御されます。
Table 2.4. データキャッシュ データRAMのバイト書き込みイネーブル制御
MBISTBEビット | 説明 |
---|---|
0 | バイト0、ビット[7:0] |
1 | バイト1、ビット[15:8] |
2 | バイト2、ビット[23:16] |
3 | バイト3、ビット[31:24] |
命令タグRAM、データタグRAM、SCUタグRAMは、いずれもCPUごとに4つのアレイで構成されます。データタグRAMとSCUタグRAMの構造は同じです。各CPUについて、2つのアレイが並列にテストされます。
各タグRAMの選択に使用されるMBISTARRAYビットを、Table 2.5に示します。
Table 2.5. タグRAMでのMBISTARRAYビットの使用法
MBISTARRAYビット | 説明 |
---|---|
[3:2] | 命令タグアレイを選択 |
[12:11] | データタグ アレイを選択 |
[19:18] | SCUタグアレイを選択 |
命令タグRAMでのMBISTINDATA上のデータマッピングを、Figure 2.3に示します。
命令タグRAMでのMBISTOUTDATA上のデータマッピングを、Figure 2.4に示します。
データタグRAMでの、MBISTINDATAおよびMBISTOUTDATAバスへのデータマッピングを、Figure 2.5およびFigure 2.6に示します。
SCUタグRAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.7に示します。
SCUタグRAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.8に示します。
GHBタグRAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.9に示します。
GHBタグRAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.10に示します。
タグRAMの制御に使用されるMBISTBEビットを、Table 2.6に示します。
外部RAMは、CPUごとに1つのアレイで構成されます。このRAMはビット書き込み可能です。ビット書き込み可能は、別々に制御できる必要があります。
MBISTARRAY[17] は、外部RAMアレイを選択します。
外部RAMでのMBISTINDATA上のデータマッピングを、Figure 2.11に示します。
外部RAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.12に示します。
分岐先アドレスキャッシュ(BTAC) RAMは2つのアレイで構成され、1つは制御用、もう1つはターゲットです。ターゲットアレイは常に32ビット幅です。
MBISTARRAY[1:0] はBTACアレイを選択します。これらのアレイはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。
BTAC RAMのデータマッピングを、Figure 2.13に示します。
BTAC RAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.14に示します。
TLB RAMは、2つのアレイで構成されます。MBISTARRAY[10:9] は、これらのアレイを選択します。TLBアレイはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。
TLB RAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.15に示します。
TLB RAMのMBISTOUTDATAデータマッピングを、Figure 2.16に示します。
グローバル履歴バッファ(GHB) RAMは4つのアレイで構成され、各アレイは4ビット幅です。アドレス空間は512ワードです。MBISTARRAY[8] は、GHBアレイを選択します。
GHBアレイはビット書き込み可能で、BISTモードではMBISTBE[11:0] により制御されます。
GHBタグRAMでのMBISTINDATA上のデータマッピングを、Figure 2.17に示します。