Cortex-A9 MBISTコントローラテクニカルリファレンスマニュアル: 2.1.2. MBISTINDATAとMBISTOUTDATAのマッピング

命令キャッシュデータRAMおよびデータキャッシュデータRAM

命令キャッシュデータRAMは、ビットMBISTARRAY[7:4] を使用して選択されます。データキャッシュデータRAMは、ビットMBISTARRAY[16:13] を使用して選択されます。このキャッシュはバイト書き込み可能です。すべての書き込みイネーブルビットは、別々に制御可能な必要があります。

両方のキャッシュは、関連するデータを格納するための8つのRAMアレイで構成されます。詳細については、Table 2.3を参照して下さい。両方のデータキャッシュについて、2つのアレイが並列にテストされ、それぞれのCPUに同じデータが送信されます。n = 0からn = 3までについて、データ入力およびデータ出力パスは、Figure 2.1およびFigure 2.2に示されているようにマッピングされます。

Figure 2.1. 命令キャッシュデータRAMとデータキャッシュデータRAMについてのMBISTINDATA[63:0] の形式

パリティ付きの構成では、MBISTINDATAの幅はMBISTINDATA[71:0] です。

Figure 2.2. 命令キャッシュデータRAMとデータキャッシュデータRAMについての MBISTOUTDATA[255:0] 形式のデータ出力

パリティ付きの構成では、MBISTOUTDATAの幅はMBISTOUTDATA[287:0] です。

命令キャッシュデータRAMはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。データキャッシュデータRAMはバイト書き込み可能で、Table 2.4に示されているようにMBISTBE[3:0] により制御されます。

Table 2.4. データキャッシュデータRAMのバイト書き込みイネーブル制御

MBISTBEビット	説明
0	バイト0、ビット[7:0]
1	バイト1、ビット[15:8]
2	バイト2、ビット[23:16]
3	バイト3、ビット[31:24]

命令タグ、データタグ、SCUタグのRAM

命令タグRAM、データタグRAM、SCUタグRAMは、いずれもCPUごとに4つのアレイで構成されます。データタグRAMとSCUタグRAMの構造は同じです。各CPUについて、2つのアレイが並列にテストされます。

各タグRAMの選択に使用されるMBISTARRAYビットを、Table 2.5に示します。

Table 2.5. タグRAMでのMBISTARRAYビットの使用法

MBISTARRAYビット	説明
[3:2]	命令タグアレイを選択
[12:11]	データタグアレイを選択
[19:18]	SCUタグアレイを選択

命令タグRAMでのMBISTINDATA上のデータマッピングを、Figure 2.3に示します。

Figure 2.3. 命令タグRAMでのMBISTINDATA[63:0] 形式

命令タグRAMでのMBISTOUTDATA上のデータマッピングを、Figure 2.4に示します。

Figure 2.4. 命令タグRAMでのMBISTOUTDATA[255:0] 形式

データタグRAMでの、MBISTINDATAおよびMBISTOUTDATAバスへのデータマッピングを、Figure 2.5およびFigure 2.6に示します。

Figure 2.5. データタグRAMでのMBISTINDATA[63:0] 形式

Figure 2.6. データタグRAMでのMBISTOUTDATA[255:0] 形式

SCUタグRAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.7に示します。

Figure 2.7. SCUタグRAMでのMBISTINDATA[63:0] 形式

SCUタグRAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.8に示します。

Figure 2.8. SCUタグRAMでのMBISTOUTDATA[255:0] 形式

GHBタグRAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.9に示します。

Figure 2.9. GHBタグRAMでのMBISTINDATA[63:0] 形式

GHBタグRAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.10に示します。

Figure 2.10. GHBタグRAMでのMBISTOUTDATA[255:0] 形式

タグRAMの制御に使用されるMBISTBEビットを、Table 2.6に示します。

Table 2.6. タグRAMの制御

RAMタイプ	書き込み可能	MBISTBEビット
SCUタグRAM	ビット書き込み可能	[22:0]
データタグRAM	ビット書き込み可能	[25:0]

外部RAM

外部RAMは、CPUごとに1つのアレイで構成されます。このRAMはビット書き込み可能です。ビット書き込み可能は、別々に制御できる必要があります。

MBISTARRAY[17] は、外部RAMアレイを選択します。

外部RAMでのMBISTINDATA上のデータマッピングを、Figure 2.11に示します。

Figure 2.11. 外部RAMでのMBISTINDATA[63:0] 形式

外部RAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.12に示します。

Figure 2.12. 外部RAMでのMBISTOUTDATA[255:0] 形式

分岐先アドレスキャッシュRAM

分岐先アドレスキャッシュ(BTAC) RAMは2つのアレイで構成され、1つは制御用、もう1つはターゲットです。ターゲットアレイは常に32ビット幅です。

MBISTARRAY[1:0] はBTACアレイを選択します。これらのアレイはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。

BTAC RAMのデータマッピングを、Figure 2.13に示します。

Figure 2.13. BTAC RAMでのMBISTINDATA[63:0] 形式

BTAC RAMでのMBISTOUTDATA[255:0] 上のデータマッピングを、Figure 2.14に示します。

Figure 2.14. BTAC RAMでのMBISTOUTDATA[255:0] 形式

TLB RAM

TLB RAMは、2つのアレイで構成されます。MBISTARRAY[10:9] は、これらのアレイを選択します。TLBアレイはワード書き込み可能で、BISTモードではMBISTWRITEENにより制御されます。

TLB RAMでのMBISTINDATA[63:0] 上のデータマッピングを、Figure 2.15に示します。

Figure 2.15. TLB RAMでのMBISTINDATA[63:0] 形式

TLB RAMのMBISTOUTDATAデータマッピングを、Figure 2.16に示します。

Figure 2.16. TLB RAMでのデータ出力用MBISTOUTDATA[255:0] 形式

グローバル履歴バッファRAM

グローバル履歴バッファ(GHB) RAMは4つのアレイで構成され、各アレイは4ビット幅です。アドレス空間は512ワードです。MBISTARRAY[8] は、GHBアレイを選択します。

GHBアレイはビット書き込み可能で、BISTモードではMBISTBE[11:0] により制御されます。

GHBタグRAMでのMBISTINDATA上のデータマッピングを、Figure 2.17に示します。

Figure 2.17. GHBタグRAMでのMBISTINDATA[63:0] 形式

Figure 2.18. GHBタグRAMでのMBISTOUTDATA[255:0] 形式

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2.1.2. MBISTINDATAとMBISTOUTDATAのマッピング

命令キャッシュデータRAMおよびデータキャッシュ データRAM