2.2.1. タイミング

MBISTコントローラの動作は、各テストの開始時に連続的にロードされる58ビットの命令により制御されます。 この命令を書き込む方法を、Chapter 3 MBIST命令レジスタに示します。

このセクションのタイミング図は、2つの異なる速度で実行されるクロックを示しています。

オンチップPLLが存在しない場合、両方のクロックが、ATEにより駆動されるクロックに関連します。

プロセッサのタイミング情報については、『Cortex-A9テクニカルリファレンス マニュアル』および『Cortex-A9 MPCoreテクニカルリファレンス マニュアル』を参照して下さい。

以下のサブセクションのタイミング図は、MBISTコントローラを動作させる手順を示しています。

命令のロード

MBIST命令をロードするには、MBISTSHIFTをHIGHに駆動します。次の立ち上がりクロックエッジで、Figure 2.20に示すように、58ビットのシフトシーケンスが開始されます。ATEからのデータ入力を可能にするため、PLLはバイパスモードで、クロックはテスト周波数では実行されません。

Figure 2.20. MBISTコントローラ命令のロード

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MBISTの開始

MBIST命令をロードした後で、MBISTSHIFTをLOWに駆動し、CLKを非稼働にします。CLKが非稼働な状態で、MBISTRUNをHIGHに駆動し、MBISTRUNセットアップ時間の後で、Figure 2.21に示すように、PLLをテスト周波数で開始します。

Figure 2.21. MBISTテストの開始

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エラー検出

MBISTRESULT[1] フラグは、Figure 2.22に示すように、コントローラがエラーを検出してから2 CLKサイクル後にHIGHに移行します。スティッキーエラーが可能な場合、このフラグはHIGHのまま維持されます。エラー時停止が可能な場合、MBISTRESULT[0] フラグが2サイクル後にHIGHに移行します。

Figure 2.22. MBISTエラーの検出

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Note

ATEがテスト速度でエラーを観測できることを保証するには、MBIST命令にスティッキーエラーを指定します。制御フィールド、MBIR[51:46]を参照して下さい。

データログの取得

テスト時に、MBISTコントローラは最初に検出されたエラーを自動的にログに記録します。必要なら、テストの終了時にデータログを取得し、エラー統計を生成できます。データログを取得する方法を、Figure 2.23Figure 2.24に示します。

Note

MBISTRESULT[2] は、CPU0の命令およびデータログのシリアルデータ出力です。

MBISTRESULT[3] は、CPU1の命令およびデータログのシリアルデータ出力です。

MBISTRESULT[4] は、CPU2の命令およびデータログのシリアルデータ出力です。

MBISTRESULT[5] は、CPU3の命令およびデータログのシリアルデータ出力です。

Figure 2.23に示すように、MBISTRESULT[0] フラグがHIGHに移行した後で、PLLをバイパスモードに変更し、MBISTRUNをLOWに駆動してテストを停止します。MBISTRESULT[5:2] でデータログのシフトアウトを開始するには、MBISTDSHIFTをHIGHに駆動します。MBISTRESULT[0] フラグは、MBISTRUNがLOWに移行した2サイクル後にLOWに移行します。MBISTRESULT[5:2] でのデータのシフトアウトは、MBISTDSHIFTがHIGHに移行した2サイクル後に開始されます。

Figure 2.23. データログの取得開始

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最後のデータログ ビットがシフトアウトされたら、Figure 2.24に示すように、MBISTDSHIFTをLOWに駆動します。

Figure 2.24. データログの取得終了

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データログの形式を、Table 2.10に示します。

Table 2.10. データログの形式

ビット説明
[78:68]エラーの場所のアドレス
[67:4]エラーのデータビット。これらのビットは、エラーのあるビットについてセットされ、合格したビットについてはクリアされます。
[3:0]テストで使用されたデータシード。DataWordフィールド、MBIR[27:24]を参照。

データログに含まれているアドレスは、Cortex-A9プロセッサのMBISTインタフェースのMBISTADDR[10:0] ポートに出力されるのと同じ、エラーの発生した位置の完全なアドレスを指しています。

Chapter 4 MBISTデータログレジスタも参照して下さい。

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