2.1.3. MBISTコントローラの実装

Figure 2.19に示されているMBISTコントローラブロックには、2つの主要なブロックが含まれます。

Figure 2.19. MBISTコントローラブロック

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ここでは、次のトピックについて説明します。

MBISTコントローラとディスパッチユニットのインタフェース

MBISTコントローラとディスパッチユニットは、以下の信号を使用して通信を行います。

MBISTTX[11:0]

この信号はMBISTコントローラの出力で、ディスパッチユニットに送信されます。 この信号をTable 2.7に示します。

Table 2.7. MBISTTX信号

MBISTTXビット説明
0アドレスのリセット
1アドレスのインクリメント
2アクセス犠牲行。Bangパターンで使用されます。
3データ/ 命令データ入力反転
4チェッカーボードデータ
5データ書き込み
6データ読み出し
7Yfast/nXfast
8方向
9ビットマップモードのイネーブル
10GO/NOGOデータワード選択のインクリメント
11レイテンシストール制御

命令シフトが可能なとき、BISTエンジンの2つのパート間のデータシフトはビット3に存在します。実行テストモードでは、このビットは反転データ情報として使用されます。MBISTTX[11:0] インタフェースはARM固有で、MBISTコントローラでのみ使用されることを意図しています。

MBISTRX[5:0]

この信号はディスパッチユニットの出力で、MBISTコントローラに送信されます。MBISTRX[5:0] の動作はARM固有で、MBISTコントローラでのみ使用されることを意図しています。アドレス失効信号は、行および列のアドレスカウンタが両方とも失効したときにセットされます。 この信号をTable 2.8に示します。

Table 2.8. MBISTRX信号

MBISTRXビット説明
0リアルタイム エラーフラグ
1シャドウパイプラインが空です。
2CPU0アドレス/ 命令データ出力/ エラーデータ出力
3CPU1アドレス/ 命令データ出力/ エラーデータ出力
4CPU2アドレス/ 命令データ出力/ エラーデータ出力
5CPU3アドレス/ 命令データ出力/ エラーデータ出力

MBISTコントローラブロックのトップレベルI/O

MBISTコントローラのトップレベルI/Oには、Cortex-A9プロセッサインタフェースが含まれています。Appendix A 信号の説明と、Table 2.9に示されている入出力を参照して下さい。

Table 2.9. MBISTコントローラのトップレベルI/O

信号方向機能値、MBISTモード値、機能モード
MBISTDATAIN入力シリアルデータ入力トグル0
MBISTDSHIFT入力データログ シフトトグル0
nRESET入力MBISTリセットトグル0[a]
MBISTRESULT[5:0]出力出力ステータスバスストローブ-
MBISTRUN入力MBISTテストの実行トグル0
MBISTSHIFT入力命令シフトトグル0
MBISTENABLE入力MBISTパスイネーブルトグル0
SE入力ATPG信号00

[a] 機能モードでは、nRESETおよびMBISTENABLEはLOWの必要があります。


以下の信号については、追加情報が存在します。

SE

複数ロードの自動テストパターン ジェネレータ(ATPG)を実行するとき、またはIDDQテストを実行するときは、アレイの状態を保持する必要があります。MBISTテストを実行して、アレイを必要なバックグラウンドに初期化した後で、ATPGテスト手順では、ロード/ アンロードに加えて、すべてのテスト セットアップ サイクル中にSEをアサートする必要があります。IDDQキャプチャサイクル中のクロックでは、アレイチップ選択信号が制限されている必要があります。

MBISTRESULT[5:0]

テスト中に、MBISTRESULT[1] 信号は障害を示します。命令レジスタのエンジン制御選択のビット[5] を構成することで、2つのモードで動作可能です。ビット[5] がセットされている場合、比較が失敗するごとにMBISTRESULT[1] 信号が1サイクルアサートされます。ビット[5] がセットされていない場合、MBISTRESULT[1] 信号はスティッキーで、最初に障害が発生してから、テスト完了までアサートされます。

テストの完了時に、MBISTRESULT[0] 信号はHIGHになります。MBISTRESULT[5:2] 信号は、テストでプロセッサのアドレス失効が起きたことを示し、テストのアルゴリズム内のシーケンシャルな進行を測定するために使用できます。

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