1.2. MBISTコントローラインタフェース

MBISTコントローラから自動テスト設備(ATE)およびCortex-A9プロセッサのMBISTインタフェースへの、パリティなしのインタフェース構成を、Figure 1.2に示します。

Figure 1.2. パリティなしの構成でのMBISTコントローラの配線図

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MBISTコントローラから自動テスト設備(ATE)およびCortex-A9プロセッサのMBISTインタフェースへの、パリティ付きのインタフェース構成を、Table 1.2に示します。

Figure 1.3. パリティ付きの構成でのMBISTコントローラの配線図

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MBISTがRAMにアクセスする従来の方法を、Figure 1.4に示します。

Figure 1.4. MBISTの従来のインタフェース方式

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この方式では最大動作周波数が大幅に低下するため、高パフォーマンスの設計には適していません。その代わりに、MBISTコントローラは既存の機能マルチプレクサへの新たな入力を使用することで、最大動作周波数の低下を回避しています。

RAMアレイへのアクセスに使用される6パイプラインステージを、Figure 1.5に示します。

Figure 1.5. Cortex-A9プロセッサのMBISTインタフェース

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MBISTコントローラは、Cortex-A9プロセッサのMBISTインタフェースを経由してメモリにアクセスします。 パリティなしの構成について、Cortex-A9プロセッサのMBISTインタフェース信号を、Table 1.1に示します。

Table 1.1. Cortex-A9プロセッサのMBISTインタフェース信号、パリティなしの構成

名前タイプ説明
nRESET入力グローバルのアクティブLOWリセット信号
CLK入力アクティブHIGHのクロック信号。このクロックは、Cortex-A9プロセッサのロジックを駆動します。
MBISTOUTDATA[255:0]出力

すべてのキャッシュRAMブロックからのデータ出力バス

MBISTENABLE入力

キャッシュRAMアレイ用の選択信号。この信号は、テスト用にキャッシュRAMアレイへアクセスするマルチプレクサへの選択入力です。MBISTENABLEがアサートされているとき、マルチプレクサへの他のすべての選択入力に優先します。

MBISTARRAY[19:0]入力

テスト用のRAMアレイを選択するチップイネーブルで、1ビットのみがアクティブになります。

MBISTBE[25:0]入力

すべてのRAMアレイ用のグローバル書き込みイネーブル信号

MBISTWRITEEN入力グローバル書き込みイネーブル
MBISTADDR[10:0]入力

キャッシュRAMアレイ用のアドレス信号

MBISTINDATA[63:0]入力

RAMアレイへのデータバス。すべてのRAMアレイがデータ幅の全体を使用するわけではありません。


パリティ付きの構成について、Cortex-A9プロセッサのMBISTインタフェース信号を、Table 1.2に示します。

Table 1.2. Cortex-A9プロセッサのMBISTインタフェース信号、パリティ付きの構成

名前タイプ説明
nRESET入力グローバルのアクティブLOWリセット信号
CLK入力アクティブHIGHのクロック信号。このクロックは、Cortex-A9プロセッサのロジックを駆動します。
MBISTOUTDATA[287:0]出力

すべてのキャッシュRAMブロックからのデータ出力バス

MBISTENABLE入力

キャッシュRAMアレイ用の選択信号。この信号は、テスト用にキャッシュRAMアレイへアクセスするマルチプレクサへの選択入力です。MBISTENABLEがアサートされているとき、マルチプレクサへの他のすべての選択入力に優先します。

MBISTARRAY[19:0]入力

テスト用のRAMアレイを選択するチップイネーブルで、1ビットのみがアクティブになります。

MBISTBE[32:0]入力

すべてのRAMアレイ用のグローバル書き込みイネーブル信号

MBISTWRITEEN入力グローバル書き込みイネーブル
MBISTADDR[10:0]入力

キャッシュRAMアレイ用のアドレス信号

MBISTINDATA[71:0]入力

RAMアレイへのデータバス。すべてのRAMアレイがデータ幅の全体を使用するわけではありません。


Note

MBISTコントローラのインタフェースは、Cortex-A9プロセッサのATEおよびMBISTインタフェースの両方と通信します。MBISTコントローラインタフェース信号の説明については、Appendix A 信号の説明を参照して下さい。MBISTインタフェースの詳細については、『Cortex-A9プロセッサ テクニカルリファレンス マニュアル』を参照して下さい。

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