Cortex™-M0 テクニカルリファレンス マニュアル

リビジョン: r0p0


Table of Contents

1. 序章
本書について
製品リビジョンステータス
対象読者
本書の使用法
表記規則
参照資料
ご意見・ご質問
プロセッサに関するご意見
本書に関するご意見
1. はじめに
1.1. プロセッサについて
1.2. 機能
1.3. インタフェース
1.4. 構成可能なオプション
1.4.1. 構成可能な乗算器
1.5. 製品説明書、設計フロー、アーキテクチャ
1.5.1. 説明書
1.5.2. 設計フロー
1.5.3. アーキテクチャとプロトコルの情報
1.6. 製品リビジョン
2. 機能の説明
2.1. 機能について
2.2. インタフェース
2.2.1. AHB-Liteインタフェース
2.2.2. デバッグアクセス ポート
3. プログラマモデル
3.1. プログラマモデルについて
3.2. 動作と実行のモード
3.3. 命令セットの概要
3.3.1. 他のCortexプロセッサとのバイナリ互換性
3.4. メモリモデル
3.5. プロセッサコア レジスタの概要
3.6. 例外
3.6.1. 例外処理
4. システム制御
4.1. システム制御について
4.2. システム制御レジスタの概要
4.2.1. CPUIDレジスタ
5. ネスト型ベクタ割り込みコントローラ
5.1. NVICについて
5.1.1. SysTickタイマのオプション
5.1.2. 低電力モード
5.2. NVICレジスタの概要
6. デバッグ
6.1. デバッグについて
6.1.1. Cortex-M0 ROMテーブルの識別とエントリ
6.1.2. システム制御空間
6.1.3. データウォッチポイント ユニット
6.1.4. ブレークポイントユニット
6.2. デバッグレジスタの概要
A. リビジョン
用語集

著作権

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機密保持ステータス

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製品ステータス

本書の情報は最終版であり、開発済み製品に対応しています。

Revision History
Revision A2009年3月19日r0p0用の最初のリリース
Revision B2009年7月27日r0p0用の2番目のリリース
Revision C2009年11月30日r0p0用の3番目のリリース
Copyright © 2009 ARM Limited. All rights reserved.ARM DDI 0432CJ
Non-ConfidentialID060210