リアルタイム システム モデル 参照

バージョン 1.0


Table of Contents

序章
本書について
対象読者
本書の構成
表記規則
参考資料
ご意見、ご感想
本製品に関するフィードバック
内容に関するフィードバック
1. はじめに
1.1. システムモデルの基本
1.2. VE RTSM の基本
1.2.1. VE リアルタイムシステムモデルについて
1.3. MPS RTSM の基本
1.3.1. MPS ハードウェアについて
1.3.2. MPS RTSM について
2. リアルタイムシステムモデルの使い方
2.1. デバッガの使い方
2.1.1. セミホスティングサポート
2.2. Model Shell の使い方
2.3. RTSM の設定
2.3.1. デバッガでのコンフィギュレーション GUI の使用
2.3.2. Model Shell からのモデルコンフィギュレーションオプションの設定
2.4. VE RTSM でのアプリケーションのロードと実行
2.5. CLCD ウィンドウの使用
2.5.1. VE CLCD ウィンドウの使用
2.5.2. MPS 視覚化ウィンドウの使用
2.6. VE RTSM での Ethernet の使用
2.6.1. ホストの要件
2.6.2. ターゲットの要件
2.6.3. Ethernet の設定
2.7. システムモデルによる端末の使用
2.7.1. Telnet モード
2.7.2. Raw モード
2.8. 仮想ファイルシステム
2.8.1. VFS の操作
2.8.2. ビルド済みの RTSM での VFS の使用
3. VE RTSM に関するプログラマ用リファレンス
3.1. VE モデルのメモリマップ
3.2. VE モデルのコンフィギュレーションパラメータ
3.2.1. マザーボードのペリフェラルパラメータ
3.2.2. マザーボード仮想コンポーネントパラメータ
3.2.3. RTSM_VE_Cortex-A15MPx1、RTSM_VE_Cortex-A15MPx2 および RTSM_VE_Cortex-A15MPx4 coretile パラメータ
3.2.4. RTSM_VE_Cortex-A9 coretile パラメータ
3.2.5. RTSM_VE_Cortex-R5_MPx1 および RTSM_VE_Cortex-R5_MPx2 Coretile パラメータ
3.2.6. ARMv7A-AEM
3.3. VE と CoreTile ハードウェアとモデルの相違点
3.3.1. メモリマップ
3.3.2. メモリのエイリアス生成
3.3.3. モデルにない機能
3.3.4. モデルで部分的に実装されている機能
3.3.5. プロセッサモデルの制約
3.3.6. タイミングの注意事項
4. MPS RTSM に関するプログラマ用リファレンス
4.1. MPS モデルメモリマップ
4.1.1. MPS レジスタ
4.2. MPS コンフィギュレーションパラメータ
4.2.1. MPS 視覚化コンフィギュレーションパラメータ
4.2.2. DUT コンフィギュレーションパラメータ
4.2.3. 端末のパラメータ
4.2.4. Core コンフィギュレーションパラメータ
4.3. MPS ハードウェアとシステムモデルの相違点
4.3.1. モデルにない機能
4.3.2. タイミングの注意事項
用語集

List of Tables

3.1. メモリマップ
3.2. CS2 ペリフェラルのメモリマップ
3.3. CS3 ペリフェラルのメモリマップ
3.4. カラー LCD コントローラのコンフィギュレーションパラメータ
3.5. Ethernet のコンフィギュレーションパラメータ
3.6. システムコントローラのコンフィギュレーションパラメータ
3.7. システムレジスタのコンフィギュレーションパラメータ
3.8. UART コンフィギュレーションパラメータ
3.9. ウォッチドッグコンフィギュレーションパラメータ
3.10. フラッシュローダのコンフィギュレーションパラメータ
3.11. ホストブリッジコンフィギュレーションパラメータ
3.12. マルチメディアカードのコンフィギュレーションパラメータ
3.13. 端末のコンフィギュレーションパラメータ
3.14. VFS2 コンフィギュレーションパラメータ
3.15. 視覚化コンフィギュレーションパラメータ
3.16. RTSM_VE_Cortex-A15MPxn coretile パラメータ
3.17. RTSM_VE_Cortex-A15MPxn coretile パラメータ – 個々のコア
3.18. 個々のコアの RTSM_VE_Cortex-A9_MPxn coretile パラメータ
3.19. RTSM_VE_CortexR5_MPxn Coretile パラメータ
3.20. RTSM_VE_CortexR5_MPxn coretile パラメータ – 個々のコア
3.21. マルチプロセッサパラメータ
3.22. プロセッサのコンフィギュレーションパラメータ
3.23. メモリのコンフィギュレーションパラメータ
3.24. 一般的なキャッシュのコンフィギュレーションパラメータ
3.25. キャッシュブロックのコンフィギュレーションパラメータ
3.26. デバッグアーキテクチャのコンフィギュレーションパラメータ
3.27. コアのコンフィギュレーションパラメータ
3.28. コアのコンフィギュレーションパラメータ
3.29. メッセージの重大度レベル
3.30. メッセージのコンフィギュレーションパラメータ
4.1. MPS メモリマップの概要
4.2. MPS CPU システムレジスタ
4.3. MPS DUT システムレジスタ
4.4. MPS LCD レジスタ
4.5. メモリコンフィギュレーション
4.6. ユーザスイッチ
4.7. 7 セグメントレジスタ
4.8. 視覚化パラメータ
4.9. DUT コンフィギュレーションパラメータ
4.10. 端末インスタンス化パラメータ
4.11. コンフィギュレーションパラメータ

著作権

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製品ステータス

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Revision A2011 年 5 月Fast Models 6.1 初版
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Non-ConfidentialID020712