VLDn(全レーンへの 1 つの n 要素構造体)

全レーンへの 1 つの n 要素構造体のベクタロード。1 つの n 要素構造体の複数のコピーをメモリから 1 つまたは複数の Advanced SIMD レジスタにロードします。

Show/hide構文

VLDn{cond}.datatype list, [Rn{@align}]{!}
VLDn{cond}.datatype list, [Rn{@align}], Rm

各項目には以下の意味があります。

n

1、2、3、または 4 のいずれかにします。

cond

任意の条件コードを指定します。

datatype

詳細については、Table 21 を参照して下さい。

list

Advanced SIMD レジスタリストを指定します。オプションについては、Table 21 を参照して下さい。

Rn

ベースアドレスを保持する ARM レジスタです。Rn を PC にすることはできません。

align

オプションの境界調整を指定します。オプションについては、Table 21 を参照して下さい。

!

! が指定されている場合、Rn は (Rn + 命令によって転送されるバイト数) に更新されます。更新は、すべてのロードまたはストアが実行された後に行われます。

Rm

ベースアドレスからのオフセットを保持する ARM レジスタです。Rm が指定されている場合、メモリにアクセスするためにアドレスが使用されたで、Rn は (Rn + Rm) に更新されます。SP と PC は Rm に使用できません。

Table 21. パラメータの有効な組み合わせ

ndatatypelist [a]align [b]境界整列
18{Dd[]}-標準のみ
  {Dd[],D(d+1)[]}-標準のみ
 16{Dd[]}@162 バイト
  {Dd[],D(d+1)[]}@162 バイト
 32{Dd[]}@324 バイト
  {Dd[],D(d+1)[]}@324 バイト
28{Dd[], D(d+1)[]}@8バイト
  {Dd[], D(d+2)[]}@8バイト
 16{Dd[], D(d+1)[]}@162 バイト
  {Dd[], D(d+2)[]}@162 バイト
 32{Dd[], D(d+1)[]}@324 バイト
  {Dd[], D(d+2)[]}@324 バイト
3816、または 32{Dd[], D(d+1)[], D(d+2)[]}-標準のみ
  {Dd[], D(d+2)[], D(d+4)[]}-標準のみ
48{Dd[], D(d+1)[], D(d+2)[], D(d+3)[]}@324 バイト
  {Dd[], D(d+2)[], D(d+4)[], D(d+6)[]}@324 バイト
 16{Dd[], D(d+1)[], D(d+2)[], D(d+3)[]}@648 バイト
  {Dd[], D(d+2)[], D(d+4)[], D(d+6)[]}@648 バイト
 32{Dd[], D(d+1)[], D(d+2)[], D(d+3)[]}@64 または @1288 バイトまたは 16 バイト
  {Dd[], D(d+2)[], D(d+4)[], D(d+6)[]}@64 または @1288 バイトまたは 16 バイト

[a] 表内のすべてのレジスタは D0D31 の範囲内にある必要があります。

[b] align は省略できます。省略した場合は、標準の境界調整ルールが適用されます。ロードとストア命令、要素と構造体の命令における境界調整の制約を参照して下さい。


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